Устройство для контроля многоразрядных блоков памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 11 С 29/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МНОГОРАЗРЯДНЫХ БЛОКОВ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля блоков памяти большой разрядности. Целью изобретения является повышение достоверности контроля блоков памя 801388957 ти, информационная разрядность которых превышает удвоенную разрядность кода адреса. Устройство содержит блок управления, счетчик адреса, элементы НЕ, блоки коммутации и блок сравнения. Достижение цели изобретения обусловлено наличием в устройстве 1=2"блоков коммутации (и-разрядность кода адреса), коммутирующих разряды адреса на информационные выходы устройства таким образом, что за полное время проверки информация на выходе любого разряда хотя бы в одном цикле теста будет инверсна по отношению к информации на выходах любого другого разряда, чем обеспечивается полная проверка взаимовлияния разрядов контролируемого блока памяти.3 ил., 2 табл.7 С 75 2 С 30 35 40 45 50 Изобретение относится к вычислительной технике и может использоваться для контроля блоков. памяти большой разрялности.Целью изобретения является повышение достоверности контроля блоков памяти, информационная разрядность которых превышает удвоенную разрядность кода адреса.На фиг. 1 приведена схема устройства для контроля многоразрядных блоков памяти; на фиг. 2 - схема блока коммутации; на фиг. 3 - подключение модулей коммутации к разрялам адреса.Устройство фиг. 1) содержит блок 1 управления, счетчик 2 адреса, элементы НЕ 3, блоки 4 коммутации, блок 5 сравнения. На фиг. 1 также обозначены связи 6 - 14.Блок коммутации (фиг. 2) содержит мультиплексоры 15, элемент НЕ 16, элементы не- равнозначности 17, На фиг. 2 обозначены входы 18 мультиплексоров 15.1-а фи г. 1 показан также контролируемый блок 19 памяти.Блок 1 управления может быть выполнен с использованием генератора тактовых импульсов, с выхода которого импульсы поступают на счетчик адреса, Импульс переноса со счетчика адреса поступает на вход счетчика разрядностью (2+одр), где п - разрялность кода адреса. (од 2 м) его младших разрядов объединены в шину 7, старший разряд это вход 8. Блок 1 управления содержит также элемент фиксации отказа или сбоя, выполненный, например, на триггере.Выходы счетчика 2 адреса от первого до и-го соединены с входами блоков 4 коммутации в соответствии г табл. 1 (1=2" ).На фиг. 3 приведен пример соединения лля д=З, 1=4.В соответствии с табл. 1 соединены также (п 1) выходов элементов НЕ 3 с входами блоков 4 коммутации.В каждом блоке 4 коммутации находится К=п мультиплексоров 15. Входы кажлого мультиплексора 15, входящего в состав блока 4 коммутации, соединены с входами 12 в соответствии с табл. 2.Устройство работает следующим образом.Блок 1 управления задает счетчику 2 адреса режим последовательного обращения ко всем адресам контролируемого блока 19 памяти.В первый цикл записи по всем адресам блока 19 памяти по информационным разрядам 1 Зь 13 з, 13 з 13, 1 производится запись разрядов адреса в соответствии с табл. 1 и первым столбцом табл. 2, по разрядам 132, 134, 136 13 производится запись инверсной информации 13,=13 ь,213 =13 ь Затем следует цикл считывания по всему обьему блока памяти. Информация выходных разрядных шин контролируемого блока 19 памяти поступает на входы 14 блока 5 сравнения, на вторые входы которой поступает для сравнения эталонная информация с выходом соответствующих модулей коммутации 1313 . При несовпадении считанной информации сигналы с выхода 9 блока 5 сравнения поступают в блок 1 управления, где фиксируется отказ или сбой. При совпадении блок 1 управления осуществляет следующий цикл записи, Такая запись и чтение выявляют взаимное влияние между разрядами контролируемого блока 19 памяти, так как за полное время проверки информация на выходе любого разряда хотя бы в одном цикле запись-чтение инверсна по отношению к информации на выходах любого другого разряда.Порядок следования информационных разрядов выбран условно для удобства описания. При необходимости он может быть изменен так, чтобы в соседних разрядах была максимально различная информация.Формула изобретенияУстройство для контроля многоразрядных блоков памяти, содержащее блок управления, вход признака несравнения и вход признака переполнения которого соединены соответственно с выходом блока сравнения и одноименным выходом счетчика адреса, выходы которого являются адресными выходами устройства, а синхровход подключен к одноименному выходу блока управления, выход признака записи-считывания которого является одноименным выходом устройства, а выходы номера коммутируемого разряда и признака инвертирования соединены с одноименными входами блоков коммутации, выходы которых являются информационными выходами устройства и подключены к входам первой группы блока сравнения, входы второй группы которого являются информационными входами устройства, отличающееся тем, что, с целью повышения достоверности контроля блоков памяти, информационная разрядность которых превышает удвоенную разрядность кода адреса, в устройство введены элементы НЕ, причем входы элементов НЕ соединены с соответствующими выходами счетчика адреса, кроме старшего разряда, а выходы элементов НЕ и счетчика адреса подключены к входам блоков коммутации в соответствии с таблицей коммутации.138895 Таблица 1 Входы блоков коммутации Номер блока 12 ции 10 10 10 з 10 а 10 10 г 10 з 10 10 з10 10, 10, 10 д 10 з 10 10,10,10,10 м т 10,10 м и 10 и10 п 10 10 10 10 10, 10 м Т абли ца 2 Номер цикла записи Номермульти 2 3 . . пп плексор Входы мультиплексора 18, 18 и 8, 18 18 1212 я 12, 12 п 18 мкоммута 12 12 1 10 10 т 10 з 1212 1212 12 1212 12 1210 - 10 10- 10 м 10 10 10 я101388957 зьАре Сов Техред И. В Тираж 590 нного комитета ССС Москва, Ж, Ра играфнцескос предпрРедактор Н. ШвыдкаяЗаказ 1525,54ВНИИПИ Государств113035,Произ з одет венио-пол Корректор М. ДемчикПодписноепо делам изобретений и открытийшская наб., д. 4/5ятне, г, Ужгород, ул. Проектная, 4 Ору зж 4 г Оу Оу 7 ЗЪ