Запоминающее устройство с обнаружением модульных ошибок

, 1302 С 2 АРСТВЕННЫЙ КОМИТЕТ СССР ЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ ГОС ИСАНИЕ ИЗОБРЕТЕНИЯ АВТО ельвано щихмолью вер- инеМУ СВИДЕТЕЛЬСТВУ(71) Московский анергетический инст(56) Авторское свидетельство СССР881877, кл. Ст 11 С 29/00, 1980.Авторское свидетельство СССР1196958, кл. 6 11 С 29/00, 1984.Авторское свидетельство СССР907588, кл. 6 11 С 29/00, 1980. 54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМ МОДУЛЬНЫХ ОШИБОК(57) Изобретение относится к вычисли ной технике и может быть использо для построения надежных запоминаю устройств с возможностью локализаци дульных однонаправленных ошибок. Ц изобретения является повышение дост ности контроля при одновременном пов нии информационной емкости устройства.Устройство содержит модульныи блок 1 памяти, состоящий из модулей 2 памяти, имеющий вход 3 управления режимом, вход 4 управления обращением, ддресцыс входы 5, входы первой 6, второй 7, третьей 8, четвертой 9 групп, выходы первой 10, второй 11, третьей 12, четвертой 13 групп, первый 14 и второй 15 блоки формирователей кода Бергера, первый 16 и второй 17 сумматоры, первый 18, второй 19, третий 20, четвертый 21 формирователи контрольных разрядов но нечетному модулю, сумматор-вычитдтель 22, первый 23 и второй 24 блоки сравнения по нечетному модулю, формирователь 25 типа ошибки, олок 26 регистрации ошибок, первый преобразователь 27 кода, контрольные выходы 28 устройства, второй Ж 29 и третий 30 преобразователи кодов. Устройство позволяет обнаруживать отказы в ЦГф двух модулях памяти при одновременном по- урвав вышении разрядной сетки запоминающего е ф устройства в два раза. 14 ил.Изобретение относится к вычислительной технике, а именно к запоминающим устройствам со средствами контроля, и может быть использовано в модульных запоминающих устройствах при однонаправленном характере ошибок.Цель изобретения - повышение достоверности контроля при одновременном повышении информационной емкости устройства.На фиг.1 представлена функциональная схема устройства; на фиг.2 - реализация блока формирователей кода Бергера совместно с сумматором; на фиг.3 - принцип подключения информационных шин к первому (второму) блоку формирователей контрольных разрядов по нечетному модулю; на фиг.4 - принцип подключения информационных шин к третьему (четвертому) блоку формирователей контрольных разрядов по нечетному модулю; на фиг.5 - 7 - таблицы истинности работы первого, второго и третьего преобразователей кодов; на фиг.8 и 9 - реализации второго и третьего преобразователей кодов на ПЗУ; на фиг.10 - реализация первого преобразователя кодов на Г 1 ЗУ; на фиг,11 - реализация первого и второго блоков сравнения на ПЗУ; на фиг.2 - таблица истинности работы блока сравнения на ПЗУ; на фиг.3 - реализация формирователя типа ошибки; на фиг.14 - принцип подключения входных и выходных шин к модульному блоку памяти.Запоминающее устройство с локализацией ошибок содержит модульный блок 1 памяти состоящий из модулей 2 памяти по шесть разрядов и в количестве шести штук, имеющих вход 3 управления режимом (зп/сч), вход 4 управления обращением, адресные входы 5, входы первой 6, второй 7, третьей 8 и четвертой 9 групп, выходы первой 10, второй 11, третьей 12 и четвертой 13 групп, первый 14 и второй 15 блоки формирователей кода Бергера, первый 16 и второй 17 сумматоры, первый 18, второй 19, третий 20 и четвертый 21 формирователи контрольных разрядов по нечетному модулю, сумматор-вычитатель 22, первый 23 и второй 24 блоки сравнения, формирователь 25 типа ошибки, блок 26 регистрации ошибок, первый преобразователь 27 кода, контрольные выходы 28 устройства, второй 29 и третий 30 преобразователи кодов.Блок формирователей кода Бергера и сумматор могут быть выполнены (фиг.2) на основе шести формирователей 31 - 36 и пяти сумматоров 37 - 41. В качестве формирователей можно использовать БИС ПЗУ типа К 556 РТ 4, включенные в режиме адресной выборки, причем адресные входы ПЗУ - входы формирователя, а выходы ПЗУ - выходы формирователя, Выходной код в двоичной форме указывает количество единиц в коде, поступающем на адресные входы (формирование кода Бергера). Сумматоры могут быть выполнены на основе ИС К 155 ИМ 1, К 155 ИМ 2, и т. п. 5 10 15 20 25 30 35 40 45 50 55 Принцип присвоения весов информацоинным разрядам и разбиение информационного слова на модули представлен на фиг.3 для первого и второго формирователей по нечетному модулю семь. На фиг.4 представлен принцип подключения информационных разрядов к формирователю по нечетному модулю семь в третьем и четвертом формирователях,Сумматор-вычитатель также может быть выполнен на основе ИС 155 ИМ 2 и аналогичных.Блоки сравнения и преобразователи кодов могут быть выполнены на основе БИС ПЗУ типа К 556 РТ 5, К 556 РТ 5 и т. п. Принципы подключения входов ясны иа фиг.8 - 10. Таблицы истинности работы при реализации их на ПЗУ представлены на фиг.5 - 7 и фиг.12.Формирователь типа ошибки (фиг.13) может быть выполнен на основе элементов ИЛИ 42-45 и элемента И 46, Фрагмент реализации блока индикации также представлен на этой фигуре.На фиг.14 представлен принцип подключения входных и выходных шин к модульному ЗУ.Устройство работает следующим образом.Режим записи информации. В режиме записи информации и на адресные входы 5 устройства подают адрес ячейки, в которую необходимо записать число, поступающее по входам 6, На вход 3 подают сигнал управления записью, например лог. О, а на вход 4 - сигнал обращения, длительность которого должна превосходить задержки в блоках 1, 4, 16, 18 и 20. В блоках 14, 16, 18 и 20 образуются три группы контрольных разрядов, которые записываются в соответствуюгцие контрольные разряды каждой ячейки памяти.Реим считывания. В режиме считывания на адресные входы устройства подают адрес ячейки. На вход 3 подают сигнал считывания, например лог.1, а на вход 4 сигнал обращения, например лог.1, длительность которого должна быть больше задержек в блоке 1 памяти и блоках декодирования. Считанная информация появляется на выходах 10 (информационные разряды) и выходах 11 - 13 (контрольные разряды). Как и при записи в блоках 15, 17, 19 и 21 образуются три группы контрольных разрядов из считанных информационных разрядов, которые в блоках 22 - 24 сравниваются с контрольными разрядами, хранившимися в ЗУ. При этом в сумматоре-вычитателе 22 вычисляется путем вычитания из кода, поступающего от блока 17, кода, поступающего от блока 1, величина, указывающая на количество ошибок, происшедших в модулях памяти. Блоки сравнения являются блоками сравнения по модулю семь. В них определяется величина изменившегося модуля в случае возникновения ошибок в блоке 1 памяти. На выходах блоков 22 - 24 устанавливаются двоичные коды, характеризующиесостояние устройства при считывании информации,Если на выходах блоков 22 - 24 нули, тов рамках предложенного устройства такаяситуация воспринимается как отсутствиеошибок, и информация может быть использована,Если на выходе одного из блоков 22 -24 имеются единичные сигналы, то такаяситуация воспринимается как отказ соответствующей группы контрольных разрядов, и информация может быть использована.Если на выходах всех блоков 22 - 24имеются единичные сигналы, то такая ситуация воспринимается как ошибки в одномили двух модулях. В блоках 29 и 30 производится выработка номера отказавшего модуля памяти в соответствии с таблицамиистинности на фиг, 6 и 7. Затем в блоке 27производится выработка номера отказавшегомодуля памяти. Следует обратить вниманиена то, что если отказал один модуль памяти, то блоки 29 и 30 выработают одинаковый номер отказавшего модуля, которыйи будет затем указан на выходе блока 27,в блоке 26.Если откажут два модуля, то на выходеблоков 29 и 30 будут номера различных 25модулей, вследствие чего выработка номераотказавшего модуля не произойдет. В таблице на фиг.5 в этом случае будет выбранаодна из пустых клеток. Для того, чтобыидентифицировать такой отказ, можно впустые клетки записать, например, код З 0семерки, а в блоке регистрации ошибкидешифрировать его как отказ несколькихмодулей. Формирователь типа ошибки вовсех случаях указывает наличие отказа.35Формула изобретенияЗапоминающее устройство с обнаружением модульных ошибок, содержащее модульный блок памяти, входы первой группы 40 которого соединены с входами первого блока формирователей кода Бергера, входами первого блока формирователей контрольных разрядов по нечетному модулю и являются информационным входом устройства, выходы первой группы блоков модульной памяти сое динены с входами второго блока формирователей кода Бергера, входами второго блока формирователей контрольных разрядов по нечетному модулю и являются информационным выходом устройства, выходы первого и второго блоков формирователей кода Берге ра соединены с входами соответственно первого и второго сумматоров, входы второй и третьей групп блока модульной памяти соединены с выходами соответственно первого сумматора и первого блока формирователей контрольных разрядов по нечетному модулю, сумматор-вычитатель, входы первой и второй групп которого соединены соответственно с выходами второго сумматора и выходами второй группы блока модульной памяти, первый блок сравнения, входы первой и второй групп которого соединены соответственно с выходами второго блока формирователей контрольных разрядов по нечетному модулю и выходами третьей группы блока памяти, первый преобразователь кодов, выходы которого соединены с входами первой группы блока регистрации ошибок, первый, второй входы и входы пятой группы блока модульной памяти являются соответственно входами записи-считывания, обращения и адресным входом устройства, отличающееся тем, что, с целью повышения достоверности контроля и повышения информационной емкости устройства, оно дополнительно содержит третий и четвертый блоки формирователей контрольных разрядов по нечетному модулю, второй и третий преобразователи кодов, второй блок сравнения, формирователь типа ошибки, выходы которого соединены с входами второй группы блока регистрации ошибки и являются контрольными выходами устройства, входы третьего и четвертого блоков формирователей контрольных разрядов по нечетному модулю соединены соответственно с входами и выходами первой группы блока модульной памяти, выходы третьего блока формирователей контрольных разрядов по нечетному модулю соединены с входами четвертой группы блока модульной памяти, входы первой и второй групп второго блока сравнения соединены с выходами соответственно четвертого блока формирователей контрольных разрядов по нечетному модулю и выходами четвертой группы блока модульной памяти, входы первой и второй группы второго преобразователя кодов соединены с выходами соответственно сумматора-вычитателя и первого блока сравнения, входы первой и второй групп третьего преобразователя кодов соединены с выходами соответственно сумматоравычитателя и второго блока сравнения, входы первой, второй и третьей групп формирователя типа ошибки соединены с выходами соответственно сумматора-вычитателя, первого, второго и третьего блоков сравнения, входы первой и второй групп первого преобразователя кодов соединены с выходами соответственно второго и третьего преобразователей кода, вход первого преобразователя кодов соединен с выходом третьего преобразователя кодов.+Я г 2. 7 Ф улаковКорр Подплам изобре я наб., д.г. Ужгород,л. Проектная,От Ат,77 от Й 75Составитель О.Техред И. ВересТираж 590омитета СССР по дЖ - 35, Раушскеское предприятие 1 ектор Е. Рошкоисноеений и открыти