Устройство для преобразования двоично-десятичного кода в двоичный

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК. А 191 7/ 504 Н с Е ИЗОБРЕТ ити 7 8 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ АВТОРСКОМУ СВИДЕТЕЛЬСТ(1) Минский радиотехнический институт(56) Авторское свидетельство СССР Р 77361 б, кл. Н 03 М 7/12, 1979.Красноголовый Б,Н Шпилевой Б.Н. Преобразователи кодов, Минск, 1983, с. 105, рис. 3,21.(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ (57) Предлагаемое устройство откос ся к области вычислительной техник и может быть применено для быстрогопреобразования двоично-десятичногокода в двоичный и обратно. Особенноцелесообразно его использование впроцессорах, располагающих средствамибыстрого умножения двоичных и десятичных чисел, Цель изобретения -расширение класса решаемых задач засчет возможности обратного преобразования, что достигается введением вустройство, содержащее блоки 2 умножения и сумматор 3, регистра 1хранения промежуточных результатов,коммутатора 4 и блока 5 промежуточного преобразования с соответствующими связями. 2 ил., 1 табл.13006Изобретение относится к вычислительной технике и может быть применено для быстрого преобразования двоично-десятичного кода в двоичный иобратно, особенно целесообразно егоиспользование в процессорах, располагающих средствами быстрого умножениядвоичных и десятичных чисел,Цель изобретения - расширение класса решаемых задач за счет воэможнос Оти обратного преобразования.На фиг,1 приведена структурнаясхема предложенного устройства; нафиг,2 - один иэ вариантов реализацииблока 5. 15Устройство содержит регистр 1 хранения промежуточных результатов,блок 2 умножения, сумматор 3, коммутатор 4, блок 5 промежуточного преобразования, информационный вход 6 20устройства, вход 7 задания режимаустройства, первый 8 и второй 9 входы задания констант устройства, вход1 О установки и вход 11 разрешениязаписи устройства, выход 12 устройства.Регистр 1 предназначен для временного хранения (в течение одного такта работы устройства) значений промежуточных результатов преобразования, Его разрядность зависит от раз.рядности преобразуемых чисел, Онможет быть реализован на двухтактныхсинхронных 0-триггерах с установочными входами, например, на ИС 500 ТМ131. Блоки 2 умножения комбинационного типа и предназначены для перемножения малоразрядных сомножителей. В 40 зависимости от сигнала на их входе настройки они осуществляют либо двоичное умножение, либо десятичное. В общем случае зти блоки могут иметь самую разную конфигурацию. Однако 45 в дальнейшем предполагается," что каждый блок 2 выполняет умножение К-разрядных десятичных сомножителей или 4 К-двоичных разрядных сомножителей, где К = 2,3,4, Блоки ум ножения обеспечивают достаточно высокую скорость обработки информации.Сумматор 3 предназначен для быстрого суммирования с учетом весов 55 разрядов произведений, образованных на выходах блоков 2 умножения, Это сумматор двухвходовой и комбинационного типа. К первой группе его 41входов подключены выходы значениймладших разрядов произведений блоков 2 умножения (на фиг.3 эти выходыблоков 2 показаны справа), а ко второй гругпе подключены выходы значений старших разрядов произведений.Входы младших разрядов второй группысумматора 3 соединены с выходамиблока 5 преобразованияВ зависимости от значения сигнала на входенастройки сумматора 3 он осуществляет либо десятичное, либо двоичноесуммирование.Коммутатор 4 предназначен дляподачи на входы второй группы блоков 2 умножения значения одной изконстант. В режиме преобразованиядвоично десятичного кода в двоичныйна выходы коммутатора 4 с входа 8первой константы устройства поступает значение двоичного кода величины 1 О , где Р =: 2,3,4, - число,Родновременно обрабатываемых десятичных цифр исходного операнда. В режиме же преобразования двоичногокода в двоично-десятичный на входыкоммутатора 4 с входа 9 второй константы устройства подается значениедвоично-десятичного кода величины2 , где 1 = 4,5,6, - число одновременно обрабатываемых двоичныхцифр исходного операнда. Число одновременно обрабатываемых цифр,например двоичного операнда, можетбыть и меньше, чем четыре, Однако,в этом случае отпадает надобностьприменения в устройстве блока 5 преобразования. Коммутатор 4 можетбыть реализован на логических элементах типа 2 И - 2 ИЛИ, например,на ИС 5 СОЛС 118,Блок 5 комбинационного типа ипредназначен для преобразования Рцифр двоично-десятичного кода в двоичный ( режим преобразования двоичнодесятичного кода в двоична) или 1цифр, двоичного кода в двоично-десятичный код (режим преобразованиядвоичного кода в двоично-десятичный).Он может быть выполнен в виде композиции двух узлов: узла преобразования двоично-десятичного кода в двоичный код и узла преобразования двоичного кода в двоично-десятичный,выходы которых подключены к двумгруппам информационных входов коммутатора, управляющий вход которогосоединен с входом 7 задания режимаустройства, Каждый из узлов может3 13006быть реализован любым из известныхметодов. На фиг,2 в качестве примера показан вариант реализации блока5 преобразования на ПЗУ для случая,когда в каждом такте работы устройства преобразуются две цифры десятичного операнда и шесть цифр двоичногооперанда, т.е, когда Р = 2 и 1 = б,В качестве ПЗУ применены ИС 500 РЕ 149емкостью 256 х 4. В режиме преобразования двоично-десятичного кода вдвоичный с разрешения сигнала навходе 7 устройства выбирается информация из ПЗУ 13, 13 , а в случаеобратного преобразования - из ПЗУ13 , 13 , , Выходу ПЗУ 13 , 13 и13 , 13 объединены "монтажным ИЛИ".ЗфВ табл. 1 приведен порядок записиинформации в ПЗУ 13, 133 ав табл,2 - порядок записи информации 20в ПЗУ 13 и 13Работу устройства рассмотрим вдвух режимах,Преобразование двоично-десятичного кода в двоичный. В исходном состо янин на вход 7 задания режима устройства подан управляющий потенциал,который на протяжении всего процессапреобразования настраивает блоки 2на умножение двоичных чисел, сумматор 3 - на сложение. двоичных чисел, коммутатор 4 - на пропуск свхода 8 первой константы двоичногокода величины 10 , а блок 5 - напреобразование Р десятичных. цифр ис 35ходного операнда в двоичный код,В первом такте работы устройства одновременно с записью исходногодесятичного операнда в приемныйрегистр этот регистр на фиг,1 не 40показан, а значение его старших Рразрядов подается на вход 6 устройства) осуществляется установка регистра 1 в ноль путем подачи импульса на первый управляющий вход 10 уст ройства. На этом первый такт работы устройства заканчивается,Во втором такте с помощью блоков2 и сумматора 3 формируется: произведение содержимого регистра 1 (в 5 Оэтом такте содержимое регистра 1 равно нулю) на значение первой константы и подсуммирование к младшимразрядам получившегося при этом произведения двоичного кода Р самых 55старших десятичный цифр исходногооперанда (этот код образуется на выходах блока 5). Сформированный навыходах сумматора 3 результат запи 414сывается в регистр 1 с разрешениясигнала на входе 11 устройства. Наэтом второй такт заканчивается. Фактически в течение этого такта осуосуществляется формирование с помощью блока 5 двоичного кода Р самых старших цифр исходного десятичного операнда и запись его в младшиеразряды регистра 1,В третьем такте, так же как и впредыдущем, осуществляется умножение содержимого регистрана значение первой константы и подсуммирование к младшим разрядам получившегося при этом произведения двоичногокода Р следующих десятичных цифрисходного операнда. Сформированныйна выходах сумматора 3 результатзаписывается в регистр 1 с разрешениясигнала на входе 11 устройства,Так продолжается до тех пор, пока не будет преобразованы все ш десятичных цифр исходного операнда.Окончательный результат формйруется на выходах сумматора 3 и поступаетна выход 12 устройства, Собственнопреобразование в устройстве выполняется за ш/р тактов,В предлагаемом устройстве преобразование организовано фактическипо схеме Горнера. Пусть исходныйдесятичный операнд Х = 73521019,а Р = 2. Тогда нахождение его двоичного кода сведется к вычислениюв.предлагаемом устройстве по правилам двоичной арифметики следующеговыражения:+1010) 1100100+10011.Преобразование двоичного кодав двоично-десятичный, В исходномсостоянии на вход 7 задания режимаустройства подан управляющий потенциал, который на протяжении всегопроцесса преобразования настраиваетблоки 2 на умножение десятичных чисел, сумматор 3 - на сложение десятичных чисел, коммутатор 4 - на про"пуск с входа 9 второй константы двоично-десятичного кода величины 21а блок 5 - на преобразование 1 двоичных цифр исходного операнда в двоично-десятичный код. Далее устройство работает аналогично, как при рассмотрении преобразования двоично-десятичного кода в двоичный, Собственно преобразование и-разрядного двоичного операнда вы41 ТаблицаДвоичио-десятичный код Двоичный код х, х, х6 72 3 6 72 3-т. - г.т-. . О О О О О О О О О О ОО 5 13006 полняется в предлагаемом устройстве за п)1 тактов.Пусть исходный двоичный операнд У111111111000001111 10000), а 1=6, Тогда нахождение его двоично-деся-: тичного кода сведется к вычислению в предлагаемом устройстве по прав- вилам десятичной арифметики следующего выражения:6364 + 56) 64 + 15) 64 + 3310 Формула изобретения Устройство для преобразования двоично-десятичного кода в двоичный, содержащее блоки умножения и сумма тор, выходы которого являются выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет обеспечения возможности обратного преобразования,20 в него введены регистр хранения промежуточных результатов, коммутатор и блок промежуточного преобразования, причем входы первого и второго операндов блоков умножения соединены25 соответственно с выходами разрядоврегистра хранения промежуточных результатов и выходом коммутатора, выходы первой и второй групп блоковумножения соединены с равновесовымиразрядными входами сумматора, выходы которого соединены с информационными входами регистра хранения промежуточных результатов, входы установки и разрешения записи которого подключены к одноименным входам устройства соответственно, первый и второйинформационные входы коммутатора соединены с входами задания первой ивторой констант устройства соответственно, вход задания режима устройства подключен к управляющему входуком:утатора и входам настройки сумматора, блоков умножения и блокапромежуточного преобразования, входблока промежуточного преобразованиясоединен с инфсрмационным входом устройства, а его выход подключен кравновесовым входам младших разрядовсумматора.1300641 и Составитель А.Шостакяник Техред А.Кравчук ешетник рректо кто Заказ 1160/5 одп енно-полиграфиче предприяти з ВНИЫ 1 по 113035, МоТираж 902И Государственного комитет елаи изобретений и открыти ква, Ж, Раушская наб.,У У 2 85 Ую У Ужгород, ул,Проект