Преобразователь двоично-десятичного кода в двоичный

.БО 13006 51)4 Н 03 М 7/1 ОПИСАНИЕ ИЗОБРЕТЕНИЯ А ЮТОРСНОМУ СВИДЕТЕЛЬСТВУ нстиут о СССР1977.СССР1980,О-ДЕСЯТИЧОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧННОГО КОДА В ДВОИЧНЫЙ(57) Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано дляпостроения преобразователей кодовкак правильных и смешанных дробей,так и целых чисел. Целью изобретения является повышение быстродействия преобразователя. Поставленнаяцель достигается тем, что в преобразователь, содержащий переключатель эквивалентов 1, блок 2 храненияэквивалентов, сдвигатель 3, накапливающий сумматор 4, регистр тетрады6, блок 7 управления и блок управления 13, введен сумматор 5, входыкоторого являются входами преобразователя, вход переноса соединен с выходом переноса блока 7 управления сдвигом, а выход соединен с входом регистра тетрады 6. Это позволяетуменьшить число суммирований припреобразовании двоична-десятичныхтетрад. 1 з,п. ф-лы, 2 ил 2 табл.300640 2Изобретение относится к вычислительной технике и может быть использовано для построения преобразователей кодов как правильных и смешанных дробей, так и,целых чисел.Цель изобретения - повышение быстродействия преобразователя.На фиг,1 приведена структурная схема предлагаемого преобразователя двоично-десятичного кода в двоичный; на фиг,2 - функциональная схема блока управления сдвигом.Преобразователь двоично-десятичного кода в двоичный содержит (фиг.1) переключатель 1 эквивалентов, блок 2 хранения эквивалентов, сдвигатель 3, накапливающий сумматор 4, сумматор 5, регистр 6 тетрады, блок 7 управления сдвигом, элемент запрета 8, триггер 9, информационный вход 10 преобразователя соединен со входами сумматора 5, выход 11 преобразователя является выходом накапливающего сумматора 4, тактовый вход 12 преобразователя соединен с синхровходами накапливающего сумматора 4, триггера 9 н входом элемента запрета 8.Элементы 8 и 9 с соответствующими связями образуют блок управления 13,Блок 7 управления сдвигом содержит (фиг,2) элементы запрета 4-17, элементы И 18 и 19, элементы запрета 20-23 и элементы ИЛИ 24-28. Информационные входы 29-32 соединены с входами элементов запрета 14-17 и 20-23 и элементов И 18-19. Выходы элементов ИЛИ 24-28 и элемента запрета 22 являются выходами 33-38 блока управления сдвигом, вход 39 признака длинного цикла преобразования которого соединен со входами элементов запрета 14, 20, 22, 23 и элемента И 8.Переключатель 1 эквивалентов формирует адреса, по которым расположены двоичные эквиваленты десятичных+значений 10 ,( - целое положительное число) в блоке 2 хранения эквива лентов, и может быть реализован на двухтактном синхронном двоичном счетчике.Блок 2 хранения эквивалентов предназначен для хранения двоичных эквивалентов 10-", количество которых определяется разрядностью преобразуемого десятичного числа.Сдвигатель 3 осуществляет сдвиг поступающего па его вход с выхода. блока 2 двоичного эквивалента на 0,1 5 О 5 20 25 Зо 35 40 45 50 55 или 2 разряда влево или вырабатываетна выходе нули.Сдвигатель может входить, напримерв арифметико-логическое устройствоЭВМ, тогда не требуется дополнительное оборудование для его реализации,Накапливающий сумматор 4 производит суммирование сдвинутого или переданного транзитом через сдвигатель.3 двоичного эквивалента с ранее накопленным результатом и запоминаетобразующуюся при этом сумму в аккумуля торе,Сумматор 5 осуществляет суммирование значения переноса из преобразуемой двоично-десятичной цифры, сформированного на выходе блока 7, и значенчя соседней старшей цифры, поступающей через вход 1 О преобразователя.Регистр 6 тетрады предназначен длязапоминания значения двоично-десятичной цифры на время цикла ее преобразования.Блок 7 управления сдвигом вырабатывает по значениям двоичных разрядов а а а а., преобразуемой двоичноЯ 4десятйчной цифры и по значению признака длинного цикла преобразования(ПДЦП) потенциал переноса (П) в соседнюю старшую десятичную цифру исходного операнда, управляющие потенциалы для сдвнгателя 3 (сдвиг на О,1илн 2 двоичных разряда влево), потенциал выбора режима,для накапливающего сумматора 4 (сложение "+" иливычитание "-"), а также признакдлинного цикла преобразования (ПДЦП)данной двоично-десятичной цифры.Данные, приведенные в табл. истинности, полностью описывают законфункционирования блока 7.Блок 13 управления запоминаетзначение признака длинного циклапреобразования преобразуемой двоично-десятичной цифры и в случае егоравенства единице (случай длинногопреобразования) запрещает поступлениеимпульса с тактового входа 12 преобразователя на синхровходы регистра6 тетрады и переключателяэквивалентов, состояние которых при этомсохраняется неизменным до завершенияцикла преобразования данной десятичНОЙ цифры.В основу предлагаемого преобразователя двоично-десятичного кода вдвоичный положен следующий принцип.Двоичное значение преобразуемого празрядного десятичного числа может30064 Преобразователь работает следующим образом,До прихода первого управляющегоимпульса все его триггеры гасятся(цепи гашения на фиг,1 не показаны),Потенциалы выходов 33-38 блока 7 управления сдвигом согласно закону егофункционирования (табл.1) устанавливаются в О, при этом на выходе сдвигателя 3 обеСпечиваются нули, Первый 40 45 импульс, поступающий на вход 12,проходит через элемент запрета 8 изаписывает в регистр 6 тетрады младшую двоично-десятичную тетраду преобразуемого числа, а также переводит 50 переключатель 1 эквивалентов на считывание из блока 2 первого эквиваленбыть получено путем суммирования двоичных эквивалентов десятичных значений 10 -( = 0,1,2, ,и) без сдвига или со сдвигом влево на определенное число разрядов, Еоличество суммирований 1-го двоичного эквивалента 10+1 и число разрядов, на которое необходимо при этом его сдвигать, однозначно определяется значением 1-ой двоично-десятичной цифры. 1 О Так, например, цифра в разряде сотен (=2) имеющая значение 001, преобразуется посредством двух суммироваЯний двоичного эквивалента 10 (1100100) .с суммой предыдущих двоичных эквива лентов: в первый раз без сдвига, во второй раз - со сдвигом на один двоичный разряд влево. Для уменьшения количества таких суммирований, а следовательно, для увеличения быстродействия, некоторые вводимые в преобразователь двоично-десятичные цифры представляются особым образом, В табл,2 приведены операции, выполненные преобразователем под выход ными двоично-десятичными цифрами с целью уменьшения тактов суммирования. Из десяти возможных значений преобразованных цифр (пять иэ которых приведены в табл.2) только три (0011, 30 0101, 0011) требуют цикла преобразования, состоящего из двух тактов, При этом в преобразователе в сравнении с известным устройством исключается сдвиг на 3 разряда влево, что 35 ведет к упрощению сдвигателя 3,О4хода сдвигателя 3) . Затем начинается первый цикл преобразования, сОстоящий из одного или двух тактов,Выбранный иэ блока 2 двоичный эквивалент поступает параллельным кодом на вход сдвигателя 3, Одновременно с этим в блоке 7 управления сдвигом по значению двоично-десятичной тетрады, записанной в регистре 6 тетрады, и предыдущему признаку длинного цикла преобразования, хранимому в триггере 9, на выходе 37 вырабатывается потенциал переноса в соседнюю старшую тетраду, на выходах 36-34 образуются потенциалы сдвига на 0,1 или 2 разряда влево соответственно (если все потенциалы нулевые, то на выходе сдвигателя 3 обеспечиваются нули), на выходе 33 формируется потенциал выбора режима работы накапливающего сумматора 4 ("0" - сложение, "1" - вычитание), а на выходе 38 - потенциал признака длинного цикла преобразования для обрабатываемой тетрады (табл.1).В соответствии со значением сигналов на выходах 34-36 блока 7 на выходе сдвигателя 3 образуется результат, равный значению 1 Э , где1 1 с = 0,1,2,4); Э, - двоичный эквивалент веса первой десятичной цифры. Накапливающий же сумматор 4 по значению сигнала на выходе 33 блока 7 настраивается либо на сложение,либо иа вычитание, В конце первоготакта цикла преобразования управляющий импульс записывает в аккумулятор накапливающего сумматора 4 результатсуммирования (вычитания) значения1 с Э, с предыдущим содержимым аккумулятора, а в триггер 9 - информацик о длине цикла преобразования. Если потенциал признака длинного цикла преобразования равен "0", то этот же импульс записывает в регистр 6 тетрады следующую двоично-десятичную тетраду и переводит переключатель 1 эквивалентов на считываниеиз блока 2 нового, соответствующего второй цифре, двоичного эквивалента Э, Цикл преобразования в этом случае состоит из одного такта,55 та. Этот же импульс записывает в аккумулятор накапливающего сумматора 4 нулевую информацию (результат суммирования нулевого содержимого аккумулятора и нулевой информации с выЕсли же потенциал признака длинного цикла преобразования равен "1" (для цифр, преобразованных к виду 0011, 0101,0011), то управляющий импульс через элемент запрета 8 непроходит, При этом сохраняются состояния регистра б тетрады и переключателя 1 эквивалентов, что делает возможным повторное суммирование (вычитание) во втором такте цикла преобразования выбранного эквивалента Э1при другом значении параметрасдвига. В блоке 7 вырабатываетсяновая комбинация потенциалов (навыходе 38 потенциал в этом случае 10всегдаравен "0").Следующий импульс записывает ваккумулятор накапливающего сумматора 4 результат повторного суммирования (вычитания), обнуляет триггер 9 15и записывает в регистр б тетрадывторую двоично-десятичную тетраду,а также переводит переключатель 1эквивалентов на считывание из блока2 соответствующего двоичного эквивалента Э . Цикл преобразования состоитв этом случае из двух тактов,Вслед за первым десятичным разрядом точно так же за один цикл, состоящий из одного или двух тактов, проис ходит преобразование каждого последующего двоично-десятичного разрядаисходного числа. При этом для каждогонового цикла считывается из блока 2+;очередной эквивалент 10- . Так продолжается до тех пор, пока не будутпреобразованы все двоично-десятичныеразряды исходного числа, а в накапливающем сумматоре 4 не сформируетсяискомое двоичное число, которое подается на выход 11 преобразователя,Поскольку из самой старшей тетрадывозможен перенос, то необходим дополнительный такт для выборки эквивалента Э и суммирования его (если пе+1ренос равен 1) с ранее накопленнымрезультатом,формула изобретения451, Преобразователь двоично-десятичного кода в двоичный, содержащий переключатель эквивалентов, блок хранения эквивалентов, сдвигатель, накапливающий сумматор, регистр тетрады, блок управления и блок управления сдвигом, информационные входы которого соединены с соответствующими выходами регистра тетрады, выход выбора режима блока управления сдви гом соединен с управляющим входом сложения-вычитания накапливающего сумматора, выход которого является выходом преобразователя, а информационные входы накапливающего сумматора соединены с выходами сдвигателя,информационные входы которого соединены с выходами блока хранения эквивалентов, входы которого соединеныс выходами переключателя эквивалентов, о т л и ч а ю щ и й с я тем,что, с целью повышения быстродействия, в него введен сумматор, а блокуправления содержит триггер и элемент запрета, выход которого соединен с синхровходами переключателяэквивалентов и регистра тетрады, информационные входы которого соединены с выходами сумматора, вход переноса которого соединен с выходом переноса блока управления сдвигом, разрядные выходы которого соединены свходами кода сдвига сдвигателя, информационные входы сумматора соединены с информационным входом преобразователя, тактовый вход которогосоединен с синхровходами триггера,накапливающего сумматора и с прямымвходом элемента запрета, инверсныйвход которого соединен с выходомпризнака длинной операции блока управления сдвигом и с управляющимвходом триггера, выход которого соединен с входом признака длиннойоперации блока управления сдвигом,2, Преобразователь по п.1, о т л и ч а ю щ и й с я тем, что в нем блок управления сдвигом содержит два элемента И, восемь элементов запрета и пять элементов ИЛИ, причем прямой вход первого, первые прямые входы второго и третьего элементов запрета, первые инверсные входы четвертого и пятого и инверсный вход шестого элементов запрета соединены с информационным входом первого разряда блока управления сдвигом, информационный вход второго разряда которого соединен с первыми входами первого и второго элементов И, с вторым прямым входом второго и первым прямым входом четвертого элементов запрета, с инверсными входами седьмого и восьмого элементов запрета, с вторым инверсным входом пятого элемента запрета, второй инверсный вход четвертого элемента запрета, второй прямой вход третьего элемента запрета, второй вход второго элемента И и прямой вход шестого элемента запрета соединены с информационным входом третье13006 Таблица Входы Выходы 8 29 37а П 39 32 31 30 3 дв,1 азр. а и.2р 0 0 0 0 0 О О 0 0 0 О 0 0 1 О 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 го разряда блока управления сдвигом,информационный вход четвертого разряда которого соединен с прямыми входами пятого и восьмого элементовзапрета, с третьим инверсным входомчетвертого элемента запрета и с первым .входом первого элемента ИЛИ, второй вход которого соединен с выходомвторого элемента И и с первым входомвторого элемента ИЛИ, второй вход ко- Юторого соединен с выходом восьмогоэлемента запрета, вход признака длинной операции блока управления сдвигом соединен с инверсными входамипервого, второго и третьего элементов запрета, с прямым входом седьмого элемента запрета и с вторым входом первого элемента И, выходы второго и третьего элементов запрета соответственно соединены с первым и 20 46 8вторым входами третьего элементаИЛИ, выход которого является выходомпризнака длинной операции блока управления сдвигом, выходы шестого иседьмого элементов запрета соединенысоответственно с первым и вторым входами четвертого элемента ИЛИ, выходпервого элемента И и выходы четвертого и пятого элементов запрета соединены соответственно с первьм, вторыми третьим входами пятого элементаИЛИ, выходы четвертого и пятого элементов ИЛИ и выход первого элементазапрета являются выходами соответственно первого, второго и третьегоразрядов блока управления сдвигом,выходы первого и второго элементовИЛИ являются выходами соответственно переноса и выбора режима блока управления сдвигом.1300640 Таблица 2 0100 0101 0110 0011 0110 О 11 0010 0111 1000 СГС 1 1000 1001 0000 1001 РОЗЖ 37. И НИИПИ Заказ 1160/56 Тираж 902 Подписи оизв.-полигр. пр-тие, г. Ужгород, ул. Проектна Вводимаячерез вход10 в преобразователь -ая двоичнодесятичнаяцифра Перенос иэ