Цифровой дискриминатор

(504 С 06 Р ОПИСАНИЕ ИЭОБРЕТЕНИ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Й ДИСКРИИИНАТОРтво относится к областивычислительной техники(54) ЦИФРОВО (57) Устройс автоматики и и может найт регистрации сигналов, в и применение в системаи обработки случайныхчастности может быть и ф-лы, 3 ил ОО ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Специальное конструкторскоебюро биологического приборостроенс опытным производством Институтафизики АН АЗССР(56) Авторское свидетельство СССРУ 591854, кл. С 06 Г 7/00, 1975.Авторское свидетельство СССРФ 1023320, кл. С 06 Р 7/02, 1983. пользовано для обработки данных,получаемых от координатометра. Цельизобретения - повышение достоверности выводимой информации эа счетзапрета вывода сбойных значений.Устройство содержит переключатель уровней, счетчики, регистры, схемы сравнения, блок управления, блок последовательной фиксации, включающийпреобразователь кода, дешифратор,накапливающий регистр, группу элементов И, схему сравнения, Достоверность выводимой информации повышается за счет определения величины,приращения путем идентификации в поступающей информации сбойной ситуациии запрещения вывода сбойного измеренного значения, соответствующего за"данному уровню дискриминации. 1 з.п.12886Изобретение относится к автоматике и вычислительной технике и можетнайти применение в системах регистрации и обработки случайных сигналов,в частности может быть использованодля обработки данных, получаемых откоординатометра.Цель изобретения - повышение достоверности выводимой информации засчет запрета вывода сбойных значений, 10На фиг. 1 приведена структурнаясхема цифрового дискриминатора; нафиг. 2 - функциональная схема блокауправления, на фиг, 3 - функциональная схема преобразователя кода. 15Цифровой дискриминатор (фиг.1-3)содержит информационный вход 1, счетчики 2-4, переключатель 5 уровней,регистры б и 7, схемы 8-10 сравнения,блок 11 управления, группу 12 элементов И, блок 13 последовательной фиксации, вход 14 начала цикла, и выходы 15 цифрового дискриминатора.Блок 11 управления содержит элементы И 16 и 17, элемент ИЛИ 18,триггер 19, формирователь 20 заднего фронта импульса, элементы 21 и 22задержки, выходы 23 - 26 блока уп-равления и входы 27 - 30 блока управления (фиг. 2). 30Блок 13 последовательной Фиксациисодержит дешифратор 31, схему 32 элементов И, накапливающий регистр 33,преобразователь 34 кода и схему 35сравнения. 35Преобразователь 34 кода состоитиз последовательно соединенных элементов ИЛИ 36, вторые входы которыхподключены к соответствующим выходамразрядов дешифратора 37. Входы дешифратора 37 соединены с входамипреобразователя 34 кода; выходы элементов ИЛИ соединены с соответствующими выходами разрядов преобразователя 34 кода. 45 Третья схема 10 сравнения содержит вычитатель 38 и дешифратор 39.Цифровой дискриминатор работает следующим образом. 50В исходном состоянии счетчики 2-4 и регистры 6-7 обнулены, Значение выходного кода регистра 33 блока 31 последовательной фиксации также нулевое. 55Перед началом цикла обработки анализируемой величины на управляющий вход 14 подается сигнал высокого уровня, а затем на информационный 87 2вход 1 поступает унитарный код анализируемой величины.Этот код накапливается на счетчике 2 и делится счетчиком 4. Коэффициент деления устанавливается переключателем 5 уровней.Импульсы кратности формируютсяна выходе схемы 8 сравнения, которые,кроме входа установки нуля счетчика4, поступают также на счетный входсчетчика 3.Таким образом, в конце цикла обработки анализируемой величины в счетчике 4 содержится код остатка от деления этой ве;ичины, а в счетчике 3код результата деления,В конце цикла обработки анализируемой величины на управляющий вход14 подается сигнал низкого уровня, всоответствии с которым на выходах23 - 26 блока 11 управления формируются сигналы соответственно записи информации иэ счетчиков 3 и 4 врегистры б и 7, сигнал вывода информации через группу элементов И 12,установки накапливающего регистра 33в исходное нулевое состояние, а такжезаписи возбужденного разряда дешифратора 31 в соответствующий разряднакапливающего регистра 33. Номерэтого разряда соответствует кодуостатка от деления поступившей анализируемой величины,Последующие циклы обработки аналогичны первому, но в конце каждогоцикла на выходах 23 - 25 блока 11управления формируются сигналы только в том случае, если на входе 27блока 11 управления сигнал равенствас выхода схемы 9 сравнения, т.е. начало отсчета последующих анализируемых величин, совпадает с первой, навходе 28 блока 11 управления сигналнеравенства с выхода схемы 10 сравнения, т.е. значение последующей анализируемой величины не равно предыдущей.При этом вычисленное третьей схемой 1 О сравнения значение приращениядолжно быть равно единице,Еще одним дополнительным условием Формирования сигналов на выходах 22- 25 блока 11 управления является наличие сигнала равенства на входе 29 блока 11 управления с выхода схемы 35 сравнения блока 13 последователь-ной фиксации, Формирование этого сигнала происходит следующим образом.В конце каждого цикла обработкианализируемой величины сигнал с выхода 26 блока 11 управления поступает на один управляющий вход блока13 последовательной фиксации. 5Этот сигнал через соответствующий элемент И схемы 32, открытый соответствующим возбужденным разрядомдешифратора 31, переключает соответствующий разряд накапливающего 10регистра 33, состоящего, например,из триггеров Р-типа, на информационных Р-входах которых установлены потенциалы логической "1" (не показано),В случае, если происходит непрерывное отслеживание измеряемого параметра, т.е. в поступающих на информационный вход 1 данных присутствуют последовательно изменяющиесязначения этого параметра, то на выходах накапливающего регистра 33 помере прохождения указанных последовательно изменяющихся значений (промежуточных флаговых значений) устанавливаются сигналы логической "1",Число окончательно установленныхсигналов логической "1" равно разности между двумя смежными выводимыми значениями и равно значению,заданному в переключателе 5 уровней. 30При этом происходит равенствонакопленного в регистре 33 значениякода с кодом, полученным на выходахпреобразователя 34, и на выходе схемы 35 сравнения формируется разрешающий потенциал, подаваемый на вход29 блока 11 управления,При этом в конце цикла обработкианализируемой величины при подачена управляющий вход 14 сигнала низкого уровня на выходах 23 - 26 блока11 управления формируются сигналы,подаваемые соответственно в блоки12,6 и 7, 13,В случае наличия сбойной ситуации 45в поступающей информации, когда зна-,чение исследуемого параметра скачком изменяется на величину, равнуюшагу дискретизации, на входах 27 и28 блока 11 управления присутствуютразрешающие потенциалы (в соответствии с описанным принципом работысоответствующих блоков), а на выходесхемы 35 сравнения существует запрещающий потенциал. 55В случае, когда между двумя смежными выводимыми значениями анализируемого параметра происходит регистрация всех промежуточных фланговых значений, но в момент достижения очередного выводимогс значения происходит скачок измеряемого параметра, например, на величину шага квантования, то на входах 27 и 29 блока 11 управления существуют разрешающие потенциалы, однако на входе 28 - запрещающий потенциал, обусловленный величиной приращения, вычисленной в третьей схеме 10 сравнения и отличающейся от единицы,Формула изобретения1, Цифровой дискриминатор, содержащий первый, второй и третий счетчики, первую, вторую и третью схемы сравнения, группу элементов И, первый и второй регистры, переключатель уровней и блок управления, включающий формирователь заднего фронта импульса, триггер,.два элемента И, элемент ИЛИ и первый элемент задержки, причем выходы переключателя уровней соединены с первой группой входов первой схемы сравнения, вторая ,группа входов которой соединена с группой информационных входов первого регистра, с первой группой входов второй схемы сравнения и выходами разрядов первого счетчика, счетный вход которого соединен со счетным входом второго счетчика и подключен к информационному входу дискриминатора, выходы разрядов второго счетчика соединены с первыми входами элементов И группы, выходы которых являются выходами дискриминатора, выход первой схемы сравнения соединен с входом установки в нулевое состояние первого счетчика и счетным входом третьего счетчика, выходы разрядов которого соединены с информационными входами второго регистра и первой группой входов третьей схемы сравнения, вторая группа входов которой соединена с выходами разрядов второго регистра, выходы разрядов первого регистра подключены к второй группе входов второй схемы сравнения, вход начала цикла дискриминатора подключен к входу формирователя заднего фронта блока управления, выход которого соединен со счетным входом триггера и первым входом первого элемента И, второй вход которого соединен с инверсным выходом триггера, а выход подключен к первомувходу элемента ИЛИ, выход которого сое 1288687динен с входом первого элемента задержки, а второй вход с выходомвторого элемента И, первый и второйвходы которого соединены с выходамивторой и третьей схем сравнения, выход разрешения выдачи блока управления подключен к вторым входам элементов И группы, выход разрешенияпереписи блока управления соединенс входами разрешения записи регистров, о т л и ч а ю щ и й с я тем,что, с целью повышения достоверностивыводимой информации за счет запрета вывода сбойных значений, третьясхема сравнения включает вычитательи дешифратор разности, в блок управления введен второй элемент задержки, и в устройство введен блокпоследовательной фиксации, содержащий дешифратор, группу элементов Ипереписи, накапливающий регистр, преобразователь кода, схему сравнения,причем первая и вторая группы входов третьей схемы сравнения являются соответственно первой и второйгруппами входом вычитателя, выходыразрядов которого соединены с соответствующими входами дешифратораразности, выход которого являетсявыходом третьей схемы сравнения,выходы разрядов первого счетчикасоединены с соответствующими входамидешифратора блока последовательнойфиксации, выходы которого соединены с первыми входами элементов Ипереписи группы, выходы которых соединены с соответствующими информационными входами накапливающего регистра, выходы разрядов которого соединены с первой группой входов схемы сравнения. блока последовательнойфиксации, вторая группа входов которой соединена с выходами преобразователя кодов, входы которого соединены с выходом переключателя уров-ней, выход схемы сравнения блокапоследовательной фиксации подключен 10 к третьему входу второго элемента И,четвертый вход которого через второйэлемент задержки соединен с выходомформирователя заднего фронта импуль;са, подключенного к вторым входам 15 элементов И переписи группы блокапоследовательной фиксации, выход элемента ИЛИ является выходом разрешения переписи. блока управления, выходпервого элемента задержки является 20 выходом разрешения выдачи блока управления и подключен к входу установки в "0" накапливающего регистраблока последовательной фиксации,2, Устройство по п. 1, о т.л ич а ю щ е е с я тем, что преобразователь кода содержит дешифратор и(и) элементов ИЛИ, где и - числовыходов дешифратора, причем входыдешифратора являются входами преоб разователя кода, -й выход дешифратора, где .=1(п), соединен спервым входом -го элемента ИЛИ, второй вход -го элемента И соединен свыходом (+1)-го элемента ИЛИ, вто Рой вход (и)-го элемента ИЛИ соединен с и-м выходом дешифратора, выходы элементов ИЛИ являются выходамипреобразователя кода.1288687 Составитель Е. Ивановаактор О. Головач Техред В.Кадар Корректор В. Бутяга каз о писно изводственно"полиграфическое предприят Уж Проектная, 4 28 29 9/47 Тираж 694 с ВНИИПИ Государственного ком по делам изобретений и от 3035, москва, Ж, Раушска