Устройство для контроля блоков памяти

,12 1 С 29/00 5 И ТЕТ СССРи ОТНРытий ГОСУДАРСТВЕННЫЙ Кпо делАм изОБРетени ПИСАНИЕ ИЗОБРЕТЕ(56) Авторское свидетельство СССР407398, кл. С 11 С 29/00, 1973.Авторское свидетельство СССР619968, кл. С 11 С 29/00, 1977.Авторское свидетельство СССР951408. кл. С 11 С 29/00, 1982, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ(57) Изобретение относитвычислительной техники ичено для динамического функционального контроля с заданным бствием запоминающих устройизвольной выборкой, Устройство може быть применено в контрольно-измерительных системах с повышенными требованиями к достоверности контроля.В состав устройства входят блок управления, адресный счетчик, три мультиплексора, счетчик числа обращений, триггерр формирователь импульсных кодов, схема сравнения и генератор псевдослучайных чисел. Работает устройство в четырех режимах: "Запись тестов", "Контроль ЗУ", "Циклический контроль адресных формирователей", "Контроль ЗУ случайными тестами". За счет использования генератора псевдослучайных чисел, мультиплексоров и счетного триггера устройство обес- ЕР печивает высокую достоверность и оперативность контроля на рабочей частоте при небольших епперетурньх еет- Се ратах. 3 ил.%Изобретение относится к запоминающим устройствам и может быть использовано для динамического функционального контроля с заданным быстродействием запоминающих устройств с произ вольной выборкой.Цель изобретения - повышение надежности устройства.На фиг.1 изображена функциональная схема предлагаемого устройства; ,на фиг.2 и 3 - соответственно генератор псевдослучайных чисел и блок логических элементов,Устройство содержит контролируемый блок 1 памяти, блок 2 управления, схему 3 сравнения, формирователь 4 контрольных кодов, первый мультиплексор 5, адресный счетчик 6, генератор 7 псевдослучайных чисел, содержащий сдвиговый регистр 8, дешифра-тор 9, элементы Неравнозначность 10 и клянчи 11Устройство содержит также счетчик 12 числа обращений, триггер 13 счетного типа, второй 14 и третий 15 мультиплексоры и блок 16 логических элементов, содержащий коммутирующий элемент 17, инвертор 18, пять логических элементов И 19-23 и три логических элемента ИЛИ 24-26.30На чертеже обозначены установочные входы 27 и 28 устройства.Устройство работает в двух режимах:контроль блоков памяти по произ вольным адресам предварительно записанных алгоритмических тестов;контроль записи в проверяемый блок памяти случайных тестов.40 Выбор режима определяется коммутирующим элементом 17 блока 16 логических элементов, который в первом режиме осуществляет прохождение сиг налов с выхода 29 блока 2 управления на вход 30 триггера 13, а с выхода 31 триггера 13 на тактовый вход 32 генератора 7 псевдоспучайных чисел и на управляющий вход 33 мультиплексора 5, с выхода 34 п реполнения счетчика 12 числа обращений на счет;ный вход 35 адресного счетчика б, причем сигнал на выходе Зб блока.16 осуществляет коммутацию через мультиплексор 15 на информационные выходы устройства контрольный код формирователя 4, на управляющие входы генератора 7 псевдослучайных чисел че рез мультиплексор 14 коммутацию кодов с выходов адресного счетчика 6.Во втором режиме работы блок 16 логических элементов осуществляет прохождение сигналов с выхода 29 блока 2 управления на счетный вход 35 адресного счетчика 6 и на тактовый вход 32 генератора 7, а с выхода 37переполнения адресного счетчика 6 на вход 30 триггера 13, причем сигналом на управляющем входе 33 мультиплексора 5 осуществляется подключение адресных выходов устройства к выходам адресного счетчика б, а сигналом на входах Зб второго .14 и третьего 15 мультиплексоров - подключение соответственно выходов счетчика 12 числа обращений к управляющим входам генератора 7 псевдослучайных чисел, а его управляющих выходов к информационным выходам устройства,Устройство работает следующим образом.Режим проверки блока 1 памяти по произвольным адресам начинается с записи в него контрольных тестов, генерируемых формирователем 4, в результате чего триггер 13 обнуляется, на первый счетный вход адресного счетчика 6 подаются сигналы с выхода блока 2 управления и адресная информация, сформированная счетчиком б, проходит через мультиплексор 5 на адресные выходы устройства и входы формирователя 4, который формирует однозначно соответствующие адресной информации контрольные коды по заданному алгоритму, например "бегущие 1 и 01 и (или) "шахматный порядок". Сигналы обращения, поступающие с блока 2 управления, проводят запись в блок 1 памяти формируемых кодов по всем адресам. После предварительной записи тестов переходят непосредственно к режиму контроля блока памяти. Проверяемый блок переводят в режим чтения, счетчик 6 обнуляется и проверка начинается с "нулевой" ячейки блока 1 памяти, В счетчик 12 числа обращений по входам 28 вводится уставка, значение 7 которой (где У - целое число) определяет число переходов из ячейки блока 1 памяти, задаваемой кодом счетчика 6, а ячейки, номера которых формируются случайным образом генератором 7.Блок 2 управления сигналами с выхода 29 переключает триггер 13, с1283859 Для вывода всей совокупности адресов при сбойной ситуации на пультоператора, например дисплей (не по"казан), и обеспечения многократногосчитывания последовательности псевдослучайных адресов и подачи их наадресные выходы устройства предусмотрен режим циклического контроля. Дляэтого блок 2 управления блокирует 10 вход счетчика 6 (цепь блокировки непоказана), при этом в счетчике 6 сох- раняется код адреса, при котором произошел сбой, в регистр 8 вносится на чальное число Р, в счетчик 12 каждыйраэ Ыосле переполнения вносится уставка У, а блок 2 управления формируетсигналы обращения к проверяемому бло: ку 1 памяти и триггеру 13, тем самымобеспечивается многократное считыва ние адресов и информации проверяемогоблока 1. памяти.Режим контроля записи в проверяемый блок 1 памяти случайных тестов 25начинается с обнуления счетчика 6 итриггера 13, В счетчик 12 заноситсяпо входу 28 уставка 7, определяющаяколичество проверяемых случайных тестов, а в регистр 8 заносится по входу 27 начальное число Р.30 35С целью расширения числа различных последовательностей, формируемых генератором 7, предусматривается возможность занесения по входам 27 в регистр 8 начального числа Р,(где 40 Р - целое число).При обнаружении схемой 3 сравнения несоответствия хранимой после предварительной записи информации с кодом формирователя 4, на вход блока 2 управления поступает сигнал, запрещающий дальнейшую работу устройства, при этом коды в счетчике 6 и регистре 8 сохраняются и однозначно определяют два адреса перехода, при котором произошел сбой, причем направление перехода (от кода счетчика 6 к коду регистра 8 или наоборот) определяется по состоянию триггера 13, Индикация счетчика 6, регистра 8 и триггера 13 выводится на табло (не показано) и позволяет пользователю оперативно определить причину сбойной ситуации. выходов которого сигналы поступаютна запуск счетчика 12, на тактовыйход генератора 7 и попеременно подчключают через мультиплексор 5 к адресным входам блока 1 памяти выходысчетчика 6 или генератора 7, Такимобразом, последовательно осуществляется проверка перехода из определенной ячейки блока 1 памяти, код адреса которой определяется счетчиком 6,к (И-У) ячейкам, коды адреса ко горыхформируются генератором 7 (где И -,емкость счетчика 12 числа обращений).После (И-У) переходов по произвольным адресам блока 1 памяти счетчик12 переполняется и сигнал переполнения поступает через блок 16 логических элементов на второй счетныйвход счетчика 6, тем самым осуществляется переход к проверке следующейячейки,Выходы счетчика 6 через ключи 11генератора 7 управляют обратной связью регистра 8, т.е, при переходек проверке следующей ячейки блока 1памяти изменяется случайная последовательность адресов перехода, генерируемых регистром 8. Дешифратор 9предназначен для обнаружения "нулевого" состояния регистра 8 и предотвращает запирание генератора 7 в этомсостоянии при включении питания и(или) нормальном режиме работы,С выхода 29 блока 2 управления подаются сигна;.ы на второй счетный вход счетчика 6 и на тактовый вход генератора 7. Сформированные счетчиком 6 адресная информация и генератором 7 случайная последовательность передаются соответственно через мультиплексоры 5 и 15 на адресные и информационные выходы устройства, Сигналами обращения, поступающими с блока 2 управления на проверяемый блок 1 памяти, производят запись случайных кодов по всем адресам. После перебора всех адресов сигнал с выхода 37 переполнения счетчика 6 поступает на вход триггера 13. В регистр 8 вновь заносится по входам 27 число Р, блок 1 памяти сигналов с блока 2 управления переводится в режим чтения и осуществляется контроль записанной в блок 1 памяти случайной последовательности. После перебора всех адресов с выхода переполнения счетчика 6 на вход триггера 13 вновь поступает сигнал, который передается на счетчик 12. По входам 27 в регистре 8 заносится число Р и начинается новый цикл записи- чтение, причем формируемая генератором 7 случайная последовательность5 1283859 изменяется, так как на управляющиег обратной связью регистра 8 входы ге- . о нератора 7 через мультиплексор 14 по- н дается с разрядных выходов счетчика к 12 изменяемый код. 5При обнаружении сбоя схемой 3 сравнения блок 2 управления прекращает о работу. Коды, записанные в счетчик 6 и регистре 8, сохраняются и однозначно определяют адрес и код информации,10 при котором произошел сбой. формула изобретения Устройство для контроля блоков 15 памяти, содержащее блок управления, схему сравнения, формирователь конт,рольных кодов, первый мультиплексор, адресный счетчик, триггер, счетчик числа обращений и генератор псевдо случайных чисел, управляющие выходы которого подключены к одним из входов первого мультиплексора, выходы которого соединены с входами формирователя контрольных кодов и являются 25 адресными выходами устройства, а другие входы первого мультиплексора подключены к разрядным выходам адресного счетчика, один из счетных входов которого соединен с первым выходом 30 блока управления, второй выход которого является управляющим выходом устройства, а вход соединен с выходом схемы сравнения, одни из входов которой являются информационными входами,З 5 устройства, установочными входами которого являются установочные входы енератора псевдослучайных чисел идин из входов счетчика числа обращеий, счетный вход которого подключенодному из выходов триггера, о т -л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства,но содержит второй и третий мультиплексоры и блок логических элементов,первый выход которого подключен к управляющему входу первого мультиплексора, второй - к управляющим входамвторого и третьего мультиплексоров,третий - к тактовому входу генератора псевдослучайных чисел, четвертый -к другому счетному входу адресногосчетчика и пятый выход - к входу триггера, другой выход которого соединенс первым входом блока логических элементов, второй вход которого подключен к выходу переполнения адресногосчетчика, третий - к третьему выходублока управления, а четвертый вход - .к выходу переполнения счетчика числаобращения, разрядные выходы которогосоединены с одними из входов второгомультиплексора, другие входы которого подключены к разрядным выходамадресного счетчика, а выходы - к управляющим входам генератора псевдослучайных чисел, управляющие выходыкоторого соединены с одними из входов третьего мультиплексора, другиевходы которого подключены к выходамформирователя контрольных кодов, авыходы соединены с другими входамисхемы сравнения и являются информационными выходами устройства, 1 2838591283859 Составитель О.КулаковТехред А.Кравчук Корректор М. Максимишинец Редактор А.Ревин Заказ 7450/52 Тираж 589 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5