Устройство для вычисления логарифма

.,х;ю 1 рх,.х;р 1 х,".к;у Переменнаяномера итерации 0 0 0 1 0 О 0 0 О 1 . О О 1 0 0 0 Изобретение относится к вычислительной технике, в частности к устройствам для выполнения математических операций, и может быть использовано в быстродействующих ЦВМ, а также при построении специализированныхпроцессов вычислительных систем высокой производительности,Цепль изобретения - повышениебыстродействия устройства путем сокОращения времени выполнения каждойитерации,На чертеже изображена структурнаясхема устройства для вычисления логарифма.Устройство содержит регистры положительной 1 и отрицательной 2частей аргумента,.положительной 3и отрицательной 4 частей результата,сумматор 5 перевода, знакоразрядные 20сумматоры аргумента б и результата 7, второй 8, третий 9 и первый 10сдвигатели, блок 11 анализа, дешифратор 12, счетчик 13, тактовый вход14 устройства, выход 15 устройства,25блок 16 постоянной памяти.В предлагаемом устройстве процессвычисления логарифма основываетсяна следующих равенствах, АргументхЕ(0,5; 11 представляется в видекХ=/ Г 1 11+Е 2 1 (1)р 1 а 89 2где СЕ 0,1; Е Е( - 1, О, 1; р=1, К - номер итерации; К - разрядность аргумента,Тогда значение результата представится в виде КНа основании (1) и (2) процессвычисления логарифма представитсяследующими рекуррентными выражениямиХ, =г(Х,+Ер гХ,); (3)где р=1, К; Ес ( -1, О, 11; С 6 0 1,Начальное условие: Х=2 Х; У=-1 п 2.Результат: У =1 пХ; Х =1.кПеременные Е и С на каждой р-й итерации определяются по значениям старших разрядов Х таким образом, чтобы первый после запятой разряд Х, в результате выполнения (3) принимал нулевое значение, При этом при заданных начальных условиях переменная Х будет стремиться к значению единица с точностью .до К-й двоичной цифры, а переменная Х, - к значению 3.п Х. 3 табл. 1 приведена зависимость значений Ер и С от значений стаРших разрядов переменной Хр,.0 О 1 0 1 0 0 О 0 0 О 0 0 Обозначения, принятые в табл. 1:ФЕр, Ер - двоичные переменные дляуйравления направлением шага; Ек-Е-; К+, Е 60, 1; реО, 11переменная номера итерациир 1 прир 1,ЧО, при р 2;Г.Прочерками в табл. 1 обозначеныслучаи, когда значение переменной невлияет на выходные сигналы.-1 0 О 0 0 0 1, 0 0 аО В предлагаемом устройстве на каж 50 дом шаге итераций переменных Х, и Рхранятся В избыточной ДВОичнОЙ системе счисления с основанием 2 и цифрами -1, О, 1; любое Х-разрядноечисло в этой системе счисления пред-55 ставляется в ЮЮеЕХ=Е. (Хр-Х,) 2, (5)р=1Х Х Х Ур у 25 0 0 0 30 0 5 1,2624 где Х(0, 11 - положительная цифрар-го разряда;Х 6(0,: ф - отрицательная циФрар-го разряда.В устройстве регистры положительной 1 и отрицательной 2 частей аргумента, положительной 3 и отрицательной 4 частей результата предназначены для хранения соответственно поло+ +жительных Х и У и отрицательных 10 Х и У разрядных цифр агрумента Х .и результата У каждой итерации. Каждый регистр содержит (К+1) двоичных триггеров, К триггеров для хранения дробной части переменной р=1, К и 15 один триггер для целой части переменной, В табл, 2 приврдено соответствие между цифрами У , Х и Ур Ф р р У Х и значение разряда знакопеременной У , Х 20р 9Таблица 2 Сумматор 5 предназначен дляпреобразования результата вычисленийиз избыточной системы счисления вдвоичную У, У=Хпх, которое представ- щляет собой сложение с распространением переноса положительной и отрицательной частей переменной У ,кСумматор 5 может быть выполнен в ви"де сверхнараллелъного с ускорениемраспространения переносов по типовойсхеме.Знакоразрядные сумматоры 6 и 7предназначены для выполнения сложений-вычитаний в соответствии с равенствами (3) и (4) над числами визбыточной системе счисления, Такиесумматоры известны в вычислительнойтехнике,55Сумматор 7 в процессе работы не требует перенастройки, на его управляющие шины заведены потенциалы работы сумматора на вычитание,89 ЬСдвигатели 8 и 9 предназначены для параллельного сдвига содержимого регистров 1 и 2 на (р-с) разрядов влево. Сднигатель 10 предназначен для сдвига на один разряд влево унитарного параллельного кода номера итерации р, поступающего с дешифратора 12, в результате этого сдвига на выходе регистра 10 сднига образуется унитарный параллельнэй код величины сднига (р-с), который затем используется для управления сдвигателями 8 и 9, Сднигатели 8-10 имеют известную структуру и выполне-, ны на матрицах элементов И, ИЛИБлок 11 анализа предназначен для реализации логической функции, и:едставленной табл. 1, т.е. для определенин по старшим разрядам Х и Номер ру итерации р управляющих сигналов С, Е , Е на каждом итерационном шаге.р РБлок 11 анализа реализует следующие логические функции в соответствии с логическим выражениемС=Х, Х Х,Х,Х)Х Х Х Х Х(7)ЧХ Х Х Х ЧХ Х Х Х ЧХ,Х,Х Х 9 (8)ЧХ,Х+Х ХБлок 11 анализа выполнен на логических элементах И и ИЛИ, Значенияпеременных Х, Х, Х+, Х, Х+, Х1 2 фпоступают на первый вход блока 11анализа с регистров 1 и 2, Переменная, которая представляет собой первый разряд К-разрядного унитарногопараллельного кода номера итерации Р,поступает на второй нход блока 11анализа с дешифратора 12.Счетчик 13 тактов предназначендля счета номеров р итераций, т.е.количества тактовых импульсов, поступивших по тактовому входу 14 устройства, Дешифратор 12 преобразует позиционный код р в унитарный,Блок 16 памяти служит для хранения и выборки К-разрядных логарифмических констант вида 2 п 11+Е 2 (по значениям р, Е , С, поступающимна адресные входы блока,Предлагаемое устройство для вычисления логарифма двоичных чисел у=6 0 0 1,0 0 0 0 0 0 0 0 О Перед началом вычисления в регист. ры 1 и 3 заносятся в двоичной систе-ме счисления начальные условия: Х =2 х У :=-Уп 2. Далее производится1,-фвыполнение итераций н соответствии с уравнениями (3) и (4).На каждой итерации в устройстве выполняются следующие операции. В счетчике 13 тактов производится прибавление единицы по синхроимпульсу с входа 14, в дешифраторе код итерации р дешифрируется и поступает на информационные входы блока 10 сдвига, однбвременно в блоке 11 анализа по старшим разрядам регистров 1 и 2 формируются значения переменных С, Е Е , которые поступают на адресныеР Увходы блока 16 постоянной памяти, кроме того, значения Е , Е поступают на управляющие входы сумматора 6, а значение С - на управляющий вход сдвигателя 10, на выходе которого формируется значение величины сдвига (р-с), которое поступает на управляющие входы сдвигателей 8 и 9, в которых значение переменной Х сдвигается ьправо на (р-с) разрядов, одновременно из блока 1 б памяти выбирается необходимое значение константы 1 п 3+Е 2Затем в знакоразрядных сумматорах б и 7 производится алгебраическое сложение в соответствие с ра 2489 8венствами (31 и (4). В результатена выходах сумматоров 6 и 7 формируются переменные 1/2 Х , Ув избыточной двоичной сйстеме счисления, которые записываются соответственно в регистрах 1 и 2 со сдвигомна один разряд влево и в регистрах3 и 4, При этом значения переменныхХ У заменяются на их новые энаРф Р30 чения Х и У , вычисленные в дан.Р 1 Р+ 1ной итерации.При сдвигах влево разряды переменной Х теряются, однако посколькунулевое их значение обеспечивает выполнение равенств . (6)-(8), то этоне вносит ошибки в работу устройства.После выполнения К итераций в регистрах 3 и 4 хранятся результатывычислений У 1 пх, представленных в 20 избыточной системе счисления. Преобразование результата в обычную двоичную систему производится на сум:маторе 5 сложением отрицательной иположительной частей числа У сраспространением переносов.В табл, 3 приведен пример вычисления логарифма числа Х=0,1011031.В конце табл. 3 приведено преобразование результата иэ избыточной в обыч- ЗО ную систему счисления путем алгебраического сложения двух двоичныхчисел - положительной и отрицательной частей избыточного результата.Т а б л и ц а 3-0,0101011,Отличается от Хп 0,7109375 навеличину а ( 2 Формула иэобретения 10 Устройство для вычисления логарифма, содержащее сумматор результата, регистры положительной и отрицательной частей результата, блок 5 постоянной памяти, счетчик, первый сдвигатель, регистры положительной и отрицательной частей аргумента, выход блока постоянной памяти соединен с первым информационным входом 20 сумматора результата, выход положительной части результата которого соединен с входом регистра положительной части результата, о т л ич а ю щ е е с я тем, что, с целью 25 повьппения быстродействия устройства путем сокращения времени выполнения каждой итерации, в него введены сумматор перевода, знакоразрядный сумматор аргумента, дешифратор, блок аналиэа второй и третий сдвигатели, сумматор результата выполнен знакоразряд" ным,причем тактовый вход устройства соединен с входом счетчика, выход кооторого соединен с первым адресным З 5 входом блока постоянной памяти иф входом дешифратора, выход которого соединен с информационным входом первого сдвигателя,выход которого соединен суправляющими входами второго и тре тьего сдвигателей,выходы которых соединены соответственно с первым и вторыминформаццоццымц входами знакоразрядного сумматора аргумента, первый и второйвыходы которого соединены соответственно с входами регистров положительной и отрицательной частей аргумента,выходы положительной части результата которых соединены с группой входов первого и второго операнда блокаанализа, выход направления шага итерации которого соединен с вторым адресным входом блока постоянной памяти и входом управления знакоразрядного сумматора аргумента, выходы отрицательной части результата регистров положительной и отрицательнойчастей аргумента соединены соответственно с информационными входамивторого и третьего сдвигателей и стретьим и четвертым информационнымвходами знакоразрядного сумматорааргумента, первый выход дешифраторасоединен с входом признака номераитерации блока анализа, вьход управляющего сдвига которого соединен суправляющим входом первого сдвигателя и третьим адресным входом блокапостоянной памяти, выходы регистровположительной и отрицательной частейрезультата соединены соответственнос первым и вторым входами сумматораперевода и вторым и третьим информационными входами сумматора результата, выход отрицательной части результата которого соединен с входомрегистра отрицательной части результата, выход сумматора перевода соединен с выходом устройства.