Устройство для умножения (его варианты)

. А. Умбли раммное обеспеистем. М.: Энерпоминающие устод ред. А. Ю. Гор, с. 180 - 182. ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ПИСАНИЕ ИЗО(56) Григорьев В. Л, Пр чение микропроцессорных гоиздат, 1983, с, 146.Полупроводниковые за ройства и их применение./ донова. М.: Радио и связь(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (ЕГО ВАРИАНТЫ)(57) Изобретение относится к цифровой вы числительной технике, Целью изобретени является упрощение устройства. Устройство содержит сумматоры, квадраторы и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. Работа устройства основывается на тождестве: АВ = = (А+В)/2- (А - В)/2 2, где табличная операция умножения заменяется табличным возведением в квадрат. Отличительным свойством устройства является возведение в квадрат в соответствии с тождеством: (А-тВ)/2= С = (2"Х+У)=2-пХ+Ъ" 1. +2(Х У) 2 2 (Х 2 У 2) Х, У соответственно старшие и младшие разряды С. При этом умножение производится за два такта: в первом такте формируется значение (А+В)/2-, а во втором - значение (А - В)/2 и само произведение, равное разности этих значений. 2 с. и. ф-лы, 3 ил.(А Г-В) (А - а ц случае 6(ч)ьцОй разрядности сомножитслсй Вызывзс г Оцсрз пи 51 1)озце)101;ия 13 кВздрзтВы)зж( ни и,-, А-В поскольку цри реализации квздраторов в виде 113 У В этОм случзс тре(буГОС 51 Очень 60 л - 1 цис з(3 трзы Иматч )ззби 13 я )НГГчецис с цз /:ГСтси НО и 1)зря,ОВ В СООтцетствци с Выр)3 жс 1 и(м 2 ас:=- 2" "з . т - 2" "а.,+ гГГ == )2 аа,Г)Гсм сге 13 Гоп ихОж естс.ГГы:( ц особ раз:)- В,Гний можГО НО.г и ГьГР3(сци( д,)Я Г)оз- Б (.ДС. Н и 51 Ц и 3 Д 1) Т к 1, . "1 а )- ) 2 адГ 2,Л 2 а) Ьп -.=о 1 а).)н;:а)-.А При й = 2, обозцчзя х == гГ и у = -- Г, имеем тождествос =:= 2(,2 а 1)х -, 2 а(х+Р,-+ ГГ - 2") у- (3) или в эквивалентной записис-:= 2"х + 2" х+у)" + у - 2(х- +у) (4) Изоб)Стсцис относитс 51 к:Гифровой числит(лной технике и может быть исцоль- :50 ВНО В ИИ фрОВЫ х ") ВМ.З,с,1 ыо и;3 06 р ст( и и 51 5 Р л 51 ст с и ч 11) О ц Гс ц и с устройства.Нз фи. 1 црцвсдецз функциональная схема устройства:Го цсрцому Варианту, цз фиг. 2 - то жс. Но второму варианту; ца фиг. 3 - Временная диаграмма рабгы устройств.Ъ СТРОйс ГВО по 1 ГСРВОмх (фиг. 1) и В 10 РО- му (фиГ. 2) Вариантам содержит суммзторь 1 - 3, КВздрзторы 4 6. Груп Гы элементов ИСК,1 О(-1."(101 Ц 1,Е, ИЛ И 7 и 8, в.(оды 9 и 1 1)ерво 10 н второго операндов, выходы 11, тактовый вход 12, вход 13 сброса, вход 14 синхронизации, шину 15 знзч(.ни 51 1) и суммзт 01) 1.КРОХс тоО, УстРОйство 118 цсРВОМУ Варианту содержит;умматор 17 (фиг. ).Суц(носГь изобретения ззклю:Гзстся В спев ду)оц(ем.Наибольшую сложность при реализации умцожсни 51 по ф 01)муле Устройство осуществляет перемножениедвух т = 2 п-разрядных двоичных чисел.Перемножение осуществляется в соответстции с выражениями (1) и (4) в два такта.В начале первого такта Т 1 (фиг. 3) сигналом на входе 13 осуществляется обнуление сумматора 2. В первом такте В соответствии с выражением (1) осуществляется вычисление величиныА+В) 2 В кацис такта полученный результат импульсом на входе 14 фиксируется в сумматоре 2. Во втором такте Т 2 из полученного результата вычитается величинаА - В)22Полученный результат является искомымпроизведением АВ и окончательно фиксиро руется вторым импульсом стробирования.СОМГож(тели поступают на входы сумматора 1, функцией которого является вычисление в тактах Т 1 и Т 2 соответственно суммы и разности сомножителей )г) а = А+В.Полученное ца выходе сумматора 1 значение О рассматривается как сумма двух частей Д =. 2"х+у.2" х представляет собой двоичный кодз п-старших разрядах выходов сумматора 1 у - код на остальных и+ младших разрядзх выходов сумматора 1.Вычисленные значения х, у поступаютсоответственно на входы квадраторов, а также цг входы сумматора 3. Сумматор 1 формцр;ст сумму или 1)ззцость входных сомножителей 012= А-Г-Р 5. Однако в выражении (1) требуется значение полусуммы и полу- разности значения сомножителейА+Вс 1,а =2(Г,е,ение нз двз дл 51 дВОичнОГО числа рез -,Изуется сдвигом Вправо на один разряд.В связи с этим результат на выходе сумма,орз 1 и 13 герпретируется какА+.Вс. =--2. е. кк двоичное число с 2 п-разрядной цех ., ой частью и одним разрядом дробной части.Сумматор 3 формирует значение суммы зна.Сний кодо 3 с выходов старших и младших рзрядов выходов сумматора 1 (Х+ . В кнздр торьГ записаны таблицы возведенияи квадрат, где каждому значению входногокола, поступающему на входы квадраторов . -, ставятся в соответствие значения его квадрата ца выходе квадраторов 4 - 6.Нз вход квадратора 4 поступает (п+1)- разрядное значение у, где )3-разрядов составляют целую часть двоичного числа и один разряд его дробную часть. На вход кцадрзтора 5 поступает п-разрядное значение х, представляющее собой целое двоичное45 Форл ула изобретения 50 55 число. На вход квадратора 6 поступает (ы+ +2)-разрядный код (х+у), представляющий (и+1)-разрядное целое число с одним разрядом дробной части. Квадраторы 4 - 6 формируют на своих выходах соответственно значения: х 2, у и (х+у). При этом х и у представляют собой 2 п-разрядные целые числа, а (х+у) - (2 п+2)-разрядное целое число. Дробная часть в выражениях у и (х+у) отбрасывается, что, однако, не сказывается на точности результата. Действительно, если оба сомножителя четные или оба нечетные числа, то величины2 ( А+В)2 2 (А В)2тоже целые числа, а их дробная часть равна нулю.Если же один сомножитель четный, а другой нечетный, то дробная часть значений с 1 и с 2 равна (01)и при вычислении разнос ти А - В = с 1 - сг - сокращается. Требуемые в выражении (4) сдвиги реализуются подключением выходов квадраторов 4 - 6 с соответствующими сдвигами. Сумматор 16 формирует сумму х+у. Сумматор 17 формирует значение 2 ху = (х+у)- (х+у ) вычитанием в обратных кодах из величины (х+у) , поступающей с квадратора 6, величины х+у, поступающей с выходов сумматора 1 на инверсные входы сумматора 17. В силу тождественности сравнения (х+у)) (х+у) при х,у)0 сумматор 17 осуществляет вычитание меньшего по абсолютной величине значения из большего. Необходимая в этом случае (при сложении чисел, представленных в обратном коде) коррекция осуществляется подачей сигнала коррекции на вход переноса только в первом такте Т 1. Во втором такте коррекция не производится, что необходимо для нормальной работы сумматора 2. Последний осуществляет формирование в первом такте Т 1 величины с( = = (2"хЧу 2) + (2 2 ху), получаемой сложением величины 2"х+у, поступающей на входы сумматора 2 с выходов квадраторов 4 и 5 и величины 2 ху, поступающей с выхода сумматора 17 на входы сумматора 2 со сдвигом на п-разрядов, Указанные величины поступают на сумматор 2 через группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и 8.При этом в первом такте Т 1 сигналы передаются в неизменном виде, а во втором такте Т 2 инвертируются и передаются в обратном коде. По окончании первого такта Т 1, после фиксации результата сигналом на входе 14 в сумматоре 2 содержится величина с 1. Во втором такте Т 2 формируется величинаАВ = с - (2"х, + у,2) - (2",2.ху) .Вычитание осуществляется в обратных кодах, коррекция результата осуществляется за счет сигнала коррекции, поступающего на вход переноса во втором такте Т 2 и предкоррекции результата в сумматоре 17. В конце второго такта Т 2 результат фиксируется 5 10 15 2 О 25 30 35 40 в сумматоре 2. Для нормальной работы устройства входные сомножители должны быть представлены в прямом коде. При этом больший сомножитель (А) должен подаваться на первые входы сумматора 1, а меньший сомножитель (В) - на его вторые входы. В первом такте Т 1, при низком уровне на входе 12 сумматор 1 выполняет сложение сомножителей, выполняя операцию А+В. Во втором такте Т 2 при высоком уровне на входе 12 сумматор 1 формирует разность сомножителей, выполняя операцию А - В.Некоторого повышения быстродействия, а также упрощения выходного сумматора путем определенного увеличения емкости памяти (примерно на треть) можно добиться осуществляя реализацию возведения в квадрат в соответствии с выражением (2). Поэтому во втором варианте устройства (фиг. 2) на квадраторы 4 и 5 в этом случае возлагается функция формирования соответственно величин (1 - 2") у 2 и (2" - 1) х.При этом квадраторы 4 и 5 реализуются в виде ПЗУ с организацией соответственно 22"+ХЗ и 2"ХЗ.Квадраторы 4 и 5 формируют соответственно величины (1 - 2)у и (2" - 1)х. При этом, поскольку величина (1 - 2")у-"(О, то она представляется в обратном коде. Сумматор 16 формирует величину (1 - 2")у+ +2" (х+у)-. Пятый сумматор 2 совместно с группами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 и 8 осуществляет в первом такте Т 1 формирование величины с 1, а во втором такте Т 2 формирование произведения А В.При необходимости дальнейшего увеличения разрядности сомножителей вычисление значений сосуществляется в соответствии с выражением (2) при К 2. Квадратор при этом разделяется на Й независимых квадраторов. Число требуемых сумматоров необходимых для формирования выражений при этом разделяется на Й независимых квадраторов. Число требуемых сумматоров необходимых для формирования выражений (к+к;) для различныхи), равно А(й - 1)2- Каждый из таких внутренних сумматоров через отдельный квадратор соединяется с сооветствующими входами выходной суммирующей схемы.. Устройство для умножения, содержащее первый, второй и третий сумматоры, первый и второй квадраторы, причем входы первой и второй групп первого сумматора соединены с входами первого и второго операндов устройства, входы первого квадратора соединены с выходами разрядов первого сумматора с первого по (и+1)-й (2 п - разрядность операндов), входы второго квад 1249508ратора соединены с выходами разрядов первого сумматора с (л+2) -го по (2 п+1) -й, выходы разрядов второго сумматора соединены с выходами устройства, отличаюиееая тем, что, с целью упрощения схемы, оно содержит третий квадратор, четвертый и пятыи сумматоры и две группы элементов ИСКЛЮЧАЮ 1 ЦЕЕ ИЛИ, причем входы первой группы третьего сумматора соединены с выходами разрядов с первого по (и+1) -й первого сумматора, входы второй группы третьего сумматора соединены с выходами разрядов с (п+2)-го по (2 п+1)-й первого сумматора, выходы третьего сумматора соединены с входами третьего квадратора, выходы первого и второго квадраторов соединены с входами соответственно первой и второй групп четвертого сумматора, выходы разрядов которого соединены с инверсными входами первой группы пятого сумматора, входы второй грушы которого соединены с выходами третьего квадратора, вы ходы первого и второго квадраторов соединены с первыми входами элементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ первой группы, выходы которых подключены к входам первой группы второго сумматора, выходы разрядов пятого сумматора подключены к первым25 входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с первого по (2 л+2)-й второй группы, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с (2 п+3) -го по (Зп+1) -й которой соединены с шиной значения 1 устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с первыми входами разрядов с первого по четвертый второго сумматора, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ второй группы соединены с вторыми входами разрядов с (и+1) -го по 4 л-й второго сумматора, тактовый вход устройства соединен с входом упоавления сложением в вычитани первого сумматора, входом переноса второго сумматора, вторыми входами элементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ первой и второй грутш и с инверсным входом 40 переноса пятого сумматора.2. Устройство для умножения, содержащее первый, второй и третий сумматоры,первый и второй квадраторы, причем входы первой и второй групп первого сумматора соединены с входами первого и второго операндов устройства, входы первого квадратора соединены с выходами разрядов первого сумматора с первого по (и+ 1)-й, входы второго квадратора соединены с выходами разрядов первого сумматора с(и+2)-го но (2 и+ 1)-й, выходы разрядов второго сумматора соединены с выходами устройства, отличающееся тем, что, с целью упрощения схемы, оно содержит третий квадратор, четвертый сумматор и две группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы первой группы третьего сумматора соединены с выходами разрядов с первого по (п+1)-й первого сумматора, входы второй группы третьего сумматора соединены с выходами разрядов с (п+2) -го по (2 п+1) -й первого сумматора, выходы третьего сумматора соединены с входами третьего квадратора, выходы второго квадратора соединены с пер выми входами разрядов с первого по Зп-й четвертого сумматора, вторые входы разрядов с (и+1)-го по (Зи+2)-й которого соединены с выходами третьего квадратора, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с первого по п-й первой группы со. единены с шиной значения О устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с (и+1)-го по 4+и-й первой группы соединены с выходами первого квадратора, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с первого по (Зп+2)-й второй группы соединены с выходами четвертого сумматора, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с (Зи+3)-го по 4 л-й второй группы соединены с шиной значения 1 устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой и второй групп соединены с входами первой и второй групп второго сумматора, вторые входы элементов ИСКЛЮЧАЮШЕЕ ИЛИ первой и второй групп соединены с входом переноса второго сумматора, инверсным входом переноса четвертого сумматора, входом управления сложением - вычитанием первого сумматора и тактовым входом устройства.249508 Л К нос брука кторгсноеР ВНИИПИпо13035, Миал ППП Государе гневного к елам изобретений и сква, Ж 35, Раугис Патент, г. Ужгоро ная,Рсдсктор Л. ВоровЗаказ 4325149(,ос гивиелиекрел И. Ве 1 гскраж 671 мите оз кр ая нул. Корр1 о;иссытийаб., лПрае