Устройство для сопряжения процессора с к периферийными устройствами

/00 ВЕННЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГОСУД ПО ДЕ ОПИСАНИЕ ИЗОБРЕТ А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(5) Изобретение относится к областиавтоматики и вычислительной техники,в частности к техническим средствамсбора и обработки информации, и можетбыть использовано для органиэациидиалогового режима обмена информациейв системах коллективного пользованиявычислительными ресурсами, мультипрограммных вычислительных системах,комплексах и классах для автоматизированного обучения. Основной цельюизобретения является повышение быстродействия и расширение функциональ- Яных возможностей. Устройство содержитэлемент ИЛИ, группу элементов ИЛИ,выходные коммутаторы, блоки оператив- Севной памяти, входные коммутаторы, регистр адреса, дешифратор, блоки обмена, генератор импульсов. 1 з.п.ф-лы, 2 ил.Звал(71) Главный информационно-вычислительный центр Министерства высшегои среднего специального образованияУССР(56) Авторское свидетельство СССРВ 693362, кл . С 06 Р 3/04, 1979.Авторское свидетельство СССРУ 913361, кл. С 06 Р. 3/04, 1982. ТВО ДЛЯ СОПРЯЖЕНИЯ ПРОПЕРИФЕРИЙНЫМИ УСТРОЙСТ 124Изобретение относится к автоматике и вычислительной технике, н частности к техническим средствам сбора и обработки информации, и может быть использовано для организации диалогового режима обмена информацией н системах коллективного пользования вычислительными ресурсами, мультипрограммных вычислительных системах, комплексах и классах для автоматизированного обучения.Целью изобретения является повышение быстродействия и расширение функциональных возможностей за счет секциониронания общего поля опера-тивной памяти и совмещения во времени операций обмена информацией, свободных от связи с процессором, блоков оперативной памяти с периферийными устройствами.На фиг. 1 изображена структурная схема устройства; на фиг. 2 - схема блока обмена. Устройство содержит элемент ИЛИ 1, группу элементов ИЛИ 2, выходные ком. мутаторы 3.1-3.К, блоки 4.1-4.К оперативной памяти, входные коммутаторы 5,1-5,К, регистр 6 адреса, дешифратор 7, блоки 8.1-8.К обмена, генератор 9 импульсов, управляющий выход 10 устройства, информационный выход 11 устройства, входные шины чтения, записи, синхронизации, информации, адреса и обращения устройства, соответственно 12-17, входные шины информации, записи, чтения, синхронизации периферийных устройстн, соответственно 18 . 1-18 .К, .19, 1-19 .К, 20.1-20.К, 21,1-21.К, выходные шины упранления синхронизации и информации на периферийные устройства, соответственно 22.1-22.К, 23.1-23.К, 24.1 - 24.К, выходные шины 25.1-25.К дешифратора, выходные шины 26.1-26,К блока обмена, управляющие выходы 27.1 - 27.К блока обмена, информационные входные шины 28.1-28.К блока обмена. Блок обмена содержит (Фиг. 2) первый, третий и второй триггеры 29, 30 и 31, второй и первый дифференцирующие элементы 32 и 33, второй и первый элементы ИЛИ 34 и 35, второй и первый элементы НЕ 36 и 37, первый третий и второй элементы И 38, 39 и 40, дешифратор 41, счетчик 42 адреса, выходные шины инФормации, чтения записи, адреса и синхронизации, соответственно 43, 44, 45, 46 и 4755 При отсутствии сигнала обращения от процессора по пцрне 17 или не совпадении его с сигналом от соотнетстнующего выхода дешифратора 7 на эле 4668 2Устройство работает следующимобразом,Обмен информацией происходит нселекторном режиме с приоритетомпроцессора. В ходе реализации обмена возможны два основных случая: наличие обращения к блоку оперативнойпамяти от процессора, отсутствие обращения от процессора к блоку оперативной памяти.При наличии обращения к блокамоперативной памяти от процессора (наличие сигнала на шине 17) по шине 16поступает адрес обращения, Старшиеразряды адреса, распознаваясь на дешифраторе 7, возбуждают одну из еговыходных шин 25. М, соответствующуюМ-ому блоку оперативной памяти, скоторым процессор вступает н обмен.Сигнал с дешифратора и шины 17 поступает н М-й блок обмена, где черезэлемент И 38 при отсутствии в данныймомент времени обращения от периферийного устройства переводит триггер 31 н единичное состояние. Еслиже в данный момент времени идет циклсвязи периферийного устройства сосвоим блоком памяти, о чем свидетель.ствует сигнал синхронизации на выхо 0 делементаЮП 35,то пер еводтриггера. 31 в единичное состояние происходит после окончания передачи очередной информационной посылки междуоперативной памятью и периферийнымустройством. Единичные сигнал с единичного выхода триггера 31 по шине 28,через элемент ИЛИ 1 сигнализируетпроцессору о начале обмена с оперативной памятью, после чего процессорвыставляет соответствующую информацию40на шины чтения 12, записи 13, синхронизации 14, информации 15. В это жевремя нулевой сигнал с нулевого выхода триггера 31 по шине 22 сигнализирует о приостановке связи периферийно 45го устройства со своим блоком оперативной памяти. Таким образом, осуществляется взаимная синхронизация работы периферийных устройств и процессора с оперативной памятью. Остальные50 периферийные устройства в этот моментпродолжают обмен с соответствующимиблоками 4 оперативной памяти черезсвои блоки обмена 8, 3 1244менте И 38 устройство работает следующим образом.В режиме чтения на шине 20 М устанавливается в соответствующее состояние триггер 29. Сигнал с выхода,5соответствующего режиму чтениМ, черездифференциальный элемент 33 и элемент ИЛИ 34 обеспечивает сброс в нульсчетчика 42 адреса и установку вединицу триггера 30. Сигнал с единич Оного выхода,.триггера 30 через элемент И 39 при отсутствии связи с процессором подключает генератор 9 импульсов к счетному входу счетчика 42адреса (через элемент ИЛИ 35 и синхронизирующий выход 23 к периферийному .устройству) . Это обеспечивает смену текущего адреса на счетчике 42 исинхройизацию работы периферийногоустройства в режиме чтения. При пос -туплении по информационной шине 27кода "Конец обмена" возбуждается выход дешифратора 4 1, что обеспечиваетперевод триггера 30 в нулевое состояние и отключение генератора 9 импульсов от счетчика 42 и шины 23.В режиме записи по шине 19 триггер 29 переводится в соответствующеесостояние, сбрасывая тем самым черездифференциальный элемент 32 и эле.мент ИЛИ 34 счетчик 42 в нуль и подключая синхросигналы от периферийно-го устройства через элемент И 40 иэлемент ИЛИ 35 к счетному входу счетчика 42. При появлении информации отпериферийного устройствапо шине 18 З 5в сопровождении синхросигнала пошине 21 происходит. запись в оперативную память и модификацию текущегоадреса счетчика 42. Режим продолжается до появления на шине 20 сигнала 4 Очтения. Режим осуществляется при наличии единичного сигнала на нулевомвыходе триггера 31,формула изобретения 451. Устройство для сопряжения процессора с К периферийными устройствами, содержащее первый блок обмена, два блока оперативной памяти, два входных коммутатора, два выходных ком. мутатора, регистр адреса, группу элементов ИЛИ, генератор синхроимпуль.сов, при этом первые группы информационных входов первого.и второго входных коммутаторов подсоединены к выходам чтения, записи, синхронизации и информации процессора, выходы элебб 8 4ментов ИЛИ группь подсоединены.,к информационным входам процессора, вход регистра адреса подключен к адресному выходу процессора, первый вход блока обмена подключен к выходу обращения процессора, второй, третий, четвертый и пятый входы блока обмена подключены к выходам информации, записи, чтения, синхронизации периферийного устройства соответственно, первый, второй и третий выходы.бло - ка обмена подключеиы к входам разрешения, синхронизации и информации периферийного устройства соответственно, причем. выход генератора синхроимпульсов соединен с шестым входом блока обмена, группа выходов которого соединена с второй группой информационных входов первого входного коммутатора, группа выходов которого сое динена с входами чтения, записи,синхронизации, информации и адреса первого блока оперативной памяти, информационный выход которого соединен с информационным входом первого выходного комМутатора, первый выход которого соединен с седьмым входрм блока обмена, младшие разряды группы выходов регистра адреса соединены с первыми группами информационных входов первого и второго входных коммутаторов, о т л ич а ю щ е е с я тем, что,.с целью увеличения быстродействия, в него введены с второго по К-й блоки обмена, с третьего по К-й входные и выходные коммутаторы, с третьего по К-й блоки оперативной памяти, элемент ИЛИ, дешифратор, при этом выход элемента ИЛИ подсоединен к управляющему входу процессора, первые входы с второго по К-йблоков обмена подключены к выходу обращения процессора, вторые, третьи, четвертые, пятые входы с второго по .К-й блоковобмена подключены к выходам информации, записи, чтения и синхронизации с второго по К-й периферийных устройств соответственно, первые, вторые и третьи выходы с второго по К-й блоков обмена подключены к входам разрешения, синхронизации и информации с второго по К-й периферийных устройств соответственно, первые группы информационных входов с третьего по К-й входных коммутаторов подсоединены к выходам чтения, записи, синхронизации, информации процес сора и младшим разрядам группы выходов регистра адреса, причем выход1244 б генератора синхроимпульсов соединен с шестыми входами с второго по К-й блоков обмена, группы входов которых соединены с соответствующими вторыми группами информационных входов с Второго по К-й входных коммутаторов, группы вьгходов которых соединены с входами чтения, записи, синхронизации, информации и адреса с второго по К-й блоков оперативной памяти, информационные выходы которых соединены с информационными входами с второго по К-й выходных коммутаторов, первые выходы которых соединены с седьмыми входами с второго по К-й блоков обмена, четвертые выходы которых соединены с К входами элемента ИЛИи управляющими входами с вто - рого по К-й входных и выходных коммутаторов, вторые выходы которых сое 21 динены с соответствующими входами элементов ИЛИ группы, старшие разряды группы выходов регистра адреса соединены с входами дешифратора, К выходов которого соединены с восьмы ми входами с первого по К-й блоков обмена. 2, Устройство по п. 1, о т л ич а ю щ е е с я тем что блок обмена содержит счетчик адреса три триг. гера, дешифратор, три элемента И, два элемента ИЛИ, два элемента НЕ, два дифференцирующих элемента, при этом вход первого элемента НЕ соединен с первым входом первого элемента И и является первым входом блока, второй вход блока является информационной частью группы выходов блока, единичный и нулевой входы первого триггера являются третьим и: четвертым входами блока соответственно, первый вход второго элемента И является пятым входом блока, первый вход третьего элемента И является шестым б 8 Ьвходом блока, вход дешифратора явля 1ется седьмым входом и третьим выходом блока второй вход первого элемента И является восьмым входом блока, нулевой выход второго триггерасоединен с вторым входом третьегоэлемента И и является первым выходомблока выход третьего элемента И соединен с первым входом первого элемента ИЛИи является вторым выходомблока, единичный выход второго триггера является четвертым выходом блока, нулевой выход первого триггерасоединен с единичным входом третьеготриггера, с входом первого дифференцирующего элемента и является выходом чтения группы выходов блока, единичный выход первого триггера соединен с вторым входом второго элемен -та И, с входом второго дифференцирующего элемента и является выходомзаписи группы выходов блока, выходсчетчика адреса является адресным вы.ходом группы выходов блока, выходпервсго элемента ИЛИ соединен с входом второго элемента НЕ, со счетнымвходом счетчика адреса и являетсясинхронизирующим выходом группы выходов бл ока, причем в блоке обменавыход дешифратора соединен с нулевымвходом третьего триггера, выход которого соединен с третьим ВхОдом тре -тьего элемента И, выход первого элемента НЕ соединен с нулевым входомвторого триггера, единичный вход второго триггера соединен с первым элементом И, третий вход которого соединен с выходом второго элемента НЕ,выходы первого и второго дифференцирующих элементов соединены с первыми вторым входами второго элемента ИЛИ,выход которого соединен с установочными входами счетчика адреса, выходвторого элемента И соединен с вторымвходам первого элемента ИЛИ.1244 бб 8 17 Ж ставитель С.Пестмалхред И.Ходанич Коррек актор Л.Повхан О,Лугова Заказ 3919/52 исно Госу омит откр ин наб., д, 4/5 по д 3035 ква роизводственно-полиграфическое предприятие, г.ужгород, ул.Проектна Тираж рстве обрет б 71 ного ний и 5, Ра