Устройство для сопряжения процессора с абонентами

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) (И) 4 С Оба 13/О ИЯ 2 ельство СССР 3/04, 1983. ЕР В 0051905 сЖ 4 ь ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЭОБР Н А ВТОРСНОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С АБОНЕНТАМИ(57) Изобретение относится к цифровой вычислительной технике и можетбыть использовано в вычислительныхустройствах, построенных по принципуобщей магистрали". Целью изобретения является повышение достоверностипередачи информации между процессором и абонентами. В устройстве содержится блок канальных приемо-передатчиков, состоящий из двух групп резисторов, двух триггеров, двух элементов И, двух элементов ИЛИ, двух элементов задержки, элемента НЕ, одновибратора. При этом разрядные цепичерез две группы резисторов подключены к шинам единичного и нулевогопотенциалов устройства таким образом,что на общей информационной магистрали, "Защита" будет однословнаякоманда безусловнойпередачи управления в некоторую ячейку памяти. Логика работы устройства построена такимобразом, что при любой сбойной ситуации управление передается всегда нанАчало программы реакции на сбойнуюситуацию, 1 ил.124Изобретение относится к цифровой вычислительной технике и может быть использовано в вычислительных устройствах, построенных по принципу "общей магистрали"Цель изобретения - повышение достоверности передачи информации между процессороми абонентами.На чертеже представлена функциональная схема устройства.Устройство содержит информационные входы-выходы 1-7 блока канальных приемо-передатчиков, которые условно делятся на две группы. К первой группе относятся входы-выходы 13,4,5,7 к второй - 2 и 6. Первая группа информационных входов-выходов через первую группу резисторов 8 подключе - на к шине 9 единичного потенциала устройства. Вторая группа информационных входов-выходов через вторую группу резисторов 10 подключена к шине 11 нулевого потенциала устройства. Устройство также содержит перовый 12 и второй 13 триггеры, первый 14 и второй 15 элементы ИЛИ, первый.16 и второй 17 элементы И,второй 18 й первый 19 элементы задержки, одно-. вибратор 20 и элемент НЕ 21. Элемент задержки 19 в данном случае выполнен в виде интегрирующей КС-цепи на ре" зисторе 22 и конденсатора 23 с диодом 24, включенным параллельно резистору 22. Катод диода 24 является входом элемента задержки 19, а анод . - выходом этого элемента. Устройство также содержит линии 25-29 входных и выходных управляющих сигналов.Элемент 18 может быть выполнен на тех же элементах, что и элемент 19 В этом случае обеспечивается задержка только положительных фронтов входных сигналов.Группа информационных входов-выходов 1-7 является шиной данных,Устройство служит для подключения центрального процессора к прочим устройствам, например, к памяти,контроллерам и т,п. Для подключения процессора отведены выводы 30, а для подключения прочих устройств - выводы 31.Шина данных (линии 1-7) предназначена для двунаправленной передачи кодов между процессором и прочими блоками. Шина данных может быть либо свободной, когда ни один из блоков ЭВИ не выдает в нее информацию, ли. бо.занятой, тогда один из блоков (на пример, постоянное запоминающее уст 4669 1ройство) передает в другой блок (например, в процессор) нужную информацию. Далее предполагается, что передатчики, подключенные к линиям шины данных, могут находиться в трех состояниях; "О", "1" и "Выключено". Первые два состояния обеспечивают поддержание на линии соответственно низкого и высокого потенциалов. Выходное сопротивление передатчика в этих режимах низкое - не превышает 50 Ом. Третье состояние передатчика (Выключено), характеризуется неопределенным потенциалом, передаваемымв линию через весьма высокое выходное сопротивление, например, превышающее 10 Г 10 м, Сопротивление резисторов 8 и 10 выбирается намного больпям, чем выходное сопротивление передатчика в первых двух состояниях,и намного меньшим, чем выходное сопротивпение передатчика в третьм состоянии. Этим условиям в данном случае удовлетворяет сопротивление, равное, например, 15 кОм. С помощью резисторов 8 и 10 шина данных в пассивном состоянии доопределяется до нуж 1ных логических уровней: на линияхпервой группы устанавливаются сигналы "1", на линиях второй группы -сигналы "0"."Распаянный" таким образом кодсоответствует команде безусловнойпередачи управления в некоторую ячейку памяти, При нормальной (безошибочной) работе передатчики не "чувствуют" резисторов 8 и 10, так как сопротивление этих резисторов, как отмечалось, выбрано достаточно большим.Устройство работает следующим образом.Устройство приводится в исходновсостояние при подаче отрицательногоимпульса на линию 25 сброса устройства Этот импульс проходит через элемент И 16 и сбрасывает триггер 13по нулевому входу, Нулевой сигнал свыхода триггера 13 воздействует нанулевой вход триггера 12 и поддерживает его в сброшенном состоянии, Висходном состоянии на линии 26 поддерживаьтся сигнал "1", на выходеэлемента НЕ 21 - "0", на входе одновибратора 20 - "0", на выходе одновибратора 20 - "1". Таким образом,в устройстве подготовлены пути прямой и обратной передачи сигналов (отрицательных импульсов) по цепи 26-14-27 прямой передачи синхроимпуль 3 1244 са и 28 - 15 - 17-29 обратной передачи ответного сигнала.При правильной работе процессора указанное состояние триггеров 12 и 13 остается стабильным, Сигнал на линии 26 подтверждает истинность адреса, установленного на адресной шине (не показана). Сигнал на линии 28 свидетельствует о том, что адрес опознан и соответствующая операция 10 (запись или чтение) выполнена адресуемым устройством. При получении ответного сигнала по линии 29 процес сор снимает сигнал с линии 26. Адресуемое устройство, в свою очередь, снимает ответный сигнал с линии 28, на этом сеанс ббмена заканчивается. При правильной работе конденсатор 23 не успевает зарядиться через резистор 22 до .порогового напряжения одно- ро вибратора 20 за время существования отрицательного импульса на линии 26. Поэтому на выходе одновибратора 20 постоянно поддерживается сигнал "1", открывающий элемент И 17 для переда чи нормального ответного сигнала с выхода элемента ИЛИ 15 на линию 29 и далее в процессор. При .обращении процессора по несуществующему адресу потенциал на ли- Онии 26 остается низким, так как ответного сигнала от устройства нет(эта ситуация называется зависанием) По истечении времени, превьппающего максимально допустимое время обмена 35 между устройствами, например, по ис течении 10 мкс ИС-цепи 22-23) срабатывает одновибратор 20, на его выходе формируется отрицателвный импульс, который через. элемент И 17 4 О поступает, в процессор в качестве ис"кусственаого ответа, одновременно сэтим устанавливается триггер 13 вединичное состояние. Сигнал. А = 1 свыхода этого триггера запирает элементы ИЛИ 14 и 15, после чего обращение по любому, в том числе и по ,правильному адресу остается безответ. ,ным. Другими словами, на данном этапе устройство усугубило и без тогобошибочную ситуацию, полностью изолировав процессор от внешнего мира по управляющим линиям 26 и 29, чтобы процессор обязательно дошел до фазы выбора очередной команды из памяти, продвигаясь от зависания к за"висанию с периодом, приблизительно равным 10 мкс. Если, например, самая,669сложная команда из системы команд процессора требует пяти обращений к памяти, то, в худшем случае, на пятом искусственном зависании процессор обращается за очередной командой (предыдущие обращения к магистра- ли были связаны с выполнением этой сложной команды) . Таким образом, если изолировать с помощью сигнала А = 1 процессор, например, на 100 мкс, то он обязательно попадает в ловушку, восприняв в одном из циклов зави-. сания "распаянный" код как команду, а не как адрес или операнд.После того как команда воспринята, процессор пытается ее выполнить, "Распаянная" однословная команда безусловной передачи управления предписывает процессору перейти в фиксированную ячейку памяти в пределах нулевой страницы, например в ячейку ОООР. До тех пор пока магистраль разомкнута сигналом А = 1, процессор видит в ячейке ОООГ ту же самую "распаянную команду, хотя в действительности в этой ячейке хранится первая команда программы реакции на зависание, Другими словами, до тех пор по,ка А = 1, процессор, попав в ловушку, зацикливается на единственный искусственно заданной команде.Через интервал времени, определяемый элементом задержки 18 (в данном случае приблизительно через 100 мкм), сигнал А = 1 поступает на информационный вход триггера 12, и по окончании очередного цикла зависания триггер 12 устанавливается в единичное состояние, так как он срабатывает по положительному фронту сигнала на линии 26. Сигнал "0" с инверсного выхода триггера 12 проходит через элемент И 16 и вызывает сброс триггера 13 (А = 0), после чего устройство переходит в исходноЕ состояние, при ко- трром процессор подключается к абонентам, Поэтому процессор при очеред" ной попытке выбора команды из ячейки ОООР увидит в ней настоящую команду и в дальнейшем будет продвигаться по программе реакции на зависание,Формула и з о б р е т енияУстройство для сопряжения процес" сора с абонентами, содержащее блок канальных приемо-передатчиков, причем блок канальных приемо-передатчи7 Составитель С.ПестмалТехред М,Ходанич Корректор А,Тяс Редактор М.Цитки каз 3919/52 71 Подписноекомитета СССР Тираж Государственного делам изобретений Москва, Ж, РВНИИП п1130 и открытии ушская наб., д. 4,5 Производственно-полиграфическое предприятие, "Ужгород, ул.Проектная,5 1244 б ков содержит две группы резисторов, при этом первая группа информационных входов-выходов блока канальных прие.мо в передатчик через первую группу резисторов подключена к шине единичного потенциала устройства, вторая группа информационных входов-выходов блока канальных приемо-передатчиков через вторую группу резисторов подключена к шине нулевого потенциала 10 устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности передачи информации между процессором и абонентами, в блок канальных при мо-передатчиков введены два триггера, два элемента задержки, элемент НЕ и одновибратор, при этом первый вход первого элемента И подключен к общей цепи сброса устройства, первый вход первого элемента ИЛИ 20 соединен с входом элемента НЕ, синхровходом первого триггера и подключен к выходу синхронизации процессора, выход второго элемента И подключен69 бк входу ответного сигнала процессора, первый вход второго элемента ИЛИ подключен к выходу ответного сигнала абонента, выход первого элемента ИЛИ подключен к входу синхронизации абонента, причем выход элемента НЕ соединен с входом первого элемента задержки, выход которого соединен с входом одновибратора, выход которого соединен с. единичным входом первого триггера и первым входом второго эле. мента И, второй вход которого соеди - нен с выходом второго элемента ИЛИ, второй вход которого соединен с вторым входом первого элемента ИЛИ, единичным выходом второго триггера, нулевым входом первого триггера и входом второго элемента задержки, выход которого соецинен с информационным входом первого триггера, нулевой выход которого соединен с вторым входом первого элемента И, выход которого соединен с нулевым выходом второго триггера.ю