Преобразователь двоичного кода

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Пи Е ЬСТВУ овательскийитут приином универ- кого ьство СССР02, 1981.тво СССР(54) ПРЕОБ (57) Изобр матике и в может быть тельных и Цель изобр АЗОВАТЕЛЬ ДВОИЧНО ОДАоыстОб 1 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ ВТОРСНОМУ СВИД(56) Авторское свидетеУ 993243, кл. С ОЬ Г 5Авторское свидетельУ 1124282, кл. С 06 Р,тение относится к ав иислительной технике использовано в измер правляюших системах. тения - повышение б,ЯО 1208607 А родействия при преобразовании группы кодов и расширение функциональных возможностей путем обеспечения преобразования в коды различных весомозначных систем счисления, Устройство содержит блок 1 памяти, сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-десятичный счетчик б, элементы 7 2 ИИ 2 ИЛИ, два элемента 8, 9 ИЛИ, два элемента 10, 11 И, два элемента 12, 13 НЕ. Структура устройства такова, .что при переходе от преобразования двоичного кода из одной весомозначной системы счисления в другую работа устройства не меняется, изменяется лишь набор констант путем подачи на группу адресных входов блока памяти другого кода признака числа. 1 ил., 1 табл.Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано визмерительных и управляющих системах. 5Цель изобретения - повышениебыстродействия преобразователя припреобразовании группы кодов и расширение его функциональных возможностей путем обеспечения преобразоваОния в коды различных весомозначныхсистем счисления,На чертеже представлена функциональная схема преобразователя двоичных кодовПреобразователь содержит блок 1памяти, сумматор 2, регистр 3, двоичный счетчик 4, дешифратор 5, двоично-десятичный счетчик 6, элементы 7 2 ИИИЛИ, первый и второйэлементы 8, 9 ИЛИ, первый и второйэлементы 10, 11 И, первый и второйэлементы 12, 13 НЕ, информационныевходы 14, управляющие входы 15, тактовый вход 16, вход 17 сброса, атакже первые и вторые выходы 18, 19.Выходы сумматора 2 соединены спервыми входами соответствующихэлементов 7 2 ИИИЛИ, вторые входы которых являются информационными 30входами 14 устройства, а выходыподключены к соответствующим информационным входам регистра 3, выходыкоторого соединены с соответствующими первыми входами сумматора 2,вторые входы которого соединены свыходами блока 1 памяти, первые адресные входы которого являются управляющими входами 15 устройства.Тактовый вход 16 устройства соединен с первыми входами элементов 10,11 И, вторые входы которых объединены с третьими входами элементов 7 2 И 2 ИИЛИ и подключены к выходу первого элемента 12 НЕ, вход которогообъединен с четвертыми входами элементов 7 2 ИИИЛИ и подключен квыходу второго элемента 9 ИЛИ. Выход переноса сумматора 2 соединенс третьим входом первого элемента 10 И и через второй элемент 13 НЕс третьим входом второго элемента 11 И, выход которого подключенк счетному входу двоичного счетчика 4. Выход первого элемента 10 И 55соединен с тактовым входом дешифратора 5 и первым входом первого элемента 8 ИЛИ, второй вход которого объединен с первым входом второго элемента 9 ИЛИ и входами обнуления счетчиков 4, 5 и подключен к входу 17 сброса, Второй вход второгоэлемента 9 ИЛИ соединен с выходом старшего разряда двоичного счетчика 4, выходы остальных разрядов которого подключены к вторым адресным входам блока 1 памяти и входам дешифратора 5, выходы которого, являющиеся вторыми выходами 19 устройства,подключены к соответствующим счетнымвходам двоично-десятичного счетчика 6, выходы которого являются первыми выходами 18 устройства,На вход 14 преобразователя подается двоичный И-разрядный код преобразуемого числа, на вход 15 - двоичныйМ-разрядный код управления, а навход 16 - последовательность тактовыхимпульсов с периодом Т, Сумматор 2и регистр 3 имеют по И разрядов,двоичный счетчик 4 - ш+1 разрядов,двоично-десятичный счетчик 6 содержит 2 тетрад, каждая из которыхиявляется 4-разрядным двоичным счетчиком. Дешифратор 5 имеет ш входов и 2 выходов и выполнен с синхроИвходом. Регистр 3 и счетчик 4 выполнены на триггерах, срабатывающих по заднему фронту входных управляющих сигналов, Блок 1 памяти представляет собой постоянное запоминающее устройство ( ПЗУ) и имеет М +т входов и выходов. В нем записано 2 двоичных -разрядных кодов, соответствующих 2 константам, необходи-. мым для работы преобразователя, Константы разбиваются на 2 групп по 2 щ констант в каждой. Число групп определяет число различных весомозначных систем счисления, в которые может быть преобразовано двоичное число, а число констант 2 - число разрядов весомозначной системы, Константы ССчравны весам весомозначной системы. В ПЗУ записаны двоичные дополнительные коды отрицательных значений констант. ДЛя приведенного примера выполнения устройства И = 32, М = 2, ш = 3, Устройство обеспечивает преобразование двоичных чисел в десятичную систему счисления с весом 9-го разряда двоичного кода, равным 1 десятичной единице, в десятично-шестидесятиричную систему (в код угловых единиц: градусы, угловые минуты,208607 4 3 1 угловые секунды) с весом старшего 32-го разряда двоичного кода равнымо.180 , десятично-шестидесятиричную систему (в код временных единиц: часы, минуты, секунды, десятые и сотые доли секунд) с весом 16 разряда равным .1 с.В таблице приведены значения двоичных кодов, записанных в ПЗУ,и соответствующие им веса разрядов весомозначной системы для трех видов преобразования.Преобразователь двоичных кодов работает следующим образом.После включения питания состояния регистра 3 и счетчика 6 могут быть произвольными, а состояние счетчика 4 устанавливается автоматически таким, что на выходе старшего разряда присутствует единичный сигнал, Если при включении питания старший разряд счетчика 4 устанавливается в "нуль", то при отсутствии сигнала "Сброс" на входе 1 происходит досчет счетчика 4 до состояния, при котором на выходе старшего разряда появляется единичный сигнал.Этот единичный сигнал, проходя через элемен 9 ИЛИ, разрешает работу верхних по чертежу элементов совпадения в элементах 7 2 ИИИЛИ, а после инвертирования элементом 12 НЕ запрещает прохождение тактовых импульсов через элементы 10, 11 И,Запуск преобразователя производится подачей на вход 17 сигнала "Сброс", на входы 14 - двоичного кода преобразуемого числа, а на входы 15 - двоичного кода управления (признака числа). Сигнал "Сброс", проходя через элемент 8 ИЛИ, записывает в регистр 3 двоичный код преобразуемого числа и сбрасывает счетчики 4 и 6 в нуле 10 5 50 второй элемент 11 И на счетный входсчетчика 4. На выходе счетчика 4появляется код 0001, которыйвключает второй канал дешифрато ра 5 и выбирает из ПЗУ код константы Сб . Процесс формирования разрявые состояния, а признак числа,присутствующий в течение всего цикла преобразования, подается на первые адресные входы блока 1 памяти,обеспечивая выбор группы константиэ ПЗУ для заданного вида преобразования,После окончания сигнала "Сброс"на выходах счетчиков 4 и 6 устанавливаются нулевые сигналы. На выходеэлемента 9 ИЛИ устанавливается нулевой сигнал, запрещающий работуверхних по чертежу элементов совпадения в элементах 7 2 ИИ-.2 ИЛИ, а 20 25 30 35 40 45 на выходе элемента 12 НЕ устанавливается единичный сигнал, разрешающийработу элементов 10, 11 И и нижнихпо чертежу элементов совпадения вэлементах 2 ИИИЛИ, обеспечивающих связь выходов сумматора 2 с. входами регистра 3. На вторые адресные входы блока 1 памяти со счетчика 4подается код 000, выбирающий код константы С для заданного вида преобразованиЯ. Отрицательный дополнительный код константы С поступаетна сумматор 2, на другие входы которого подается с выхода регистра 3двоичный код Ао преобразуемого числа. Сумматор формирует код А 1 == А - С , при этом, если разность А больше или равна нулю, навыходе переноса сумматора 2 устанавливается единичный сигнал, если Аменьше нуля - нулевой сигнал. Единичный сигнал переноса разрешает работу элемента 10 И, через которыйпроходит тактовый импульс с входа 16преобразователя. Импульс с выходапервого элемента 10 И, проходя черезэлемент 8 ИЛИ, записывает в регистр 3 код разности А и, проходячерез первый канал дешифратора 5,переключает старшую тетраду двоичнодесятичного счетчика 6 в состояние 0001. Одновременно с выхода дешифратора 5 импульс поступает на выход 19, с которого снимается унитарный код,В следующем такте работы сумматор 3 вычисляет разность А = А,С т . Если на выходе переноса сумматора 2 единичный сигнал, то в регистр 3 записывается код А, в старшую тетраду двоично-десятичного счетчика 6 добавляется единица, а навыход 19 унитарного кода выдаетсяеще один импульс. Процесс формирования старшего десятичного разрядадлится до тех пор, пока на выходепереноса сумматора 2 не появитсянулевой сигнал, означающий, что содержимое регистра 3 меньше значения константы С. При этом разрешаетсяпрохождение тактового импульса через дов двоично-десятичного кода повторяется, при этом счетчик 4 последо 120860735 Структура преобразователя такова, что при переходе от преобразования двоичного кода из одной весомозначной системы счисления в другую работа элементов преобразователя не меняется, изменяется лишь набор констант путем подачи на группу адресных входов блока памяти другого кода признака чис- ла е 50 вательно проходит состояния от 0000до 1000, а в ПЗУ производится последовательный перебор всех восьмиконстант заданного преобразования.Тетрады двоично-десятичного счетчика 6 заполняются импульсами, которыеодновременно поступают на выход 19унитарного кода, В конце преобразования в старшей тетраде двоично-десятичного счетчика 6 будет содержаться двоичный код, равный целомучислу констант С в преобразуемомчисле, в предстаршей тетраде - двоичный код, равный целому числу констант Са в остатке от вычитанияконстант С из преобразуемого числа,и т,д, Код в регистре 3 в процессепреобразования уменьшается, в концепреобразования остается код меньший, 20чем значение константы С . На выход 19 унитарного кода выдаются импульсы, число которых в каждом канале равно числу единиц соответствующего двоично-десятичного разряда числа. С переходом счетчика 4в состояние 1000 процесс преобразования заканчивается, при этом единичный сигнал со старшего разрядасчетчика 4, проходя через элемент 9 ИЛИ, разрешает работу верхних по чертежу элементов совпадения в элементах 7 2 ИИИЛИ, обеспечивающих связь информационныхвходов преобразователя с входамирегистра 3. На выходе первого элемента 12 НЕ устанавливается нулевой сигнал, запрещающий работу элементов 10, 11 И и нижних по че гежуэлементов совпадения в элементах 7 402 ИИИЛИ, Двоична-десятичный код,поступающий на выходы 18 преобразователя, сохраняется до нового цикла преобразования, который наступает с приходом сигнала Сброс, 45двоичного кода нового преобразуемого числа и его признака. ф ор мула и зо бр етен ия Преобразователь двоичного кода, содержащий сумматор, регистр, два элемента НЕ, два элемента И, первый элемент ИЛИ и двоично-десятичный счетчик, выходы которого являются первыми выходами преобразователя, а вход обнуления подключен к входу: сброса преобразователя, тактовый вход преобразователя соединен с первыми входами элементов И, вторые входы которых подключены к выходу первого элемента НЕ, выход первого элемента И соединен с первым входомпервого элемента ИЛИ, выход которого подключен к тактовому входу регистра, выходы которого соединены с соответствующими первыми входами сумматора, выход переноса которого через второй элемент НЕ подключен к третьему входу второго элемента И, о т л и ч,а ю щ и й с я тем, что, с целью повышения быстродействия при преобразовании группы кодов и расширения функциональных возможностей путем обеспечения преобразования в коды различных весомозначных систем счисления, в него введены двоичный счетчик, дешифратор, второй элемент ИЛИ, элементы 2 ИИИЛИ по числу разрядов сумматора и блок памяти, первые адресные входы которого являются управляющими входами преобразователя, выходы блока памяти соединены с соответствующими вторыми входами сумматора, выходы которого подключены к первым входам соответствующих элементов 2 ИИИЛИ, вторые входы которых являются информационными входами преобразователя, выходы подключены к соответствующим информационным входам регистра, третьи входы элементов 2 ИИИЛИ объединены и подключены к выходу первого элемента НЕ, вход которого объединен с четвертыми входами элементов 2 ИИИЛИ и подключен к выходу второго элемента ИЛИ, первый вход которого объединен с вторым входом первого элемента ИЛИ и входом обнуления двоичного счетчика и подключен к входу сброса преобразователя, второй вход элемента ИЛИ соединен с выходом старшего разряда двоичного счетчика, счетный вход которого подключен к выходу второго элемента И,а выходы разрядов, кроме старшего,подключены к вторым адресным входамблока памяти и входам дешифратора,выходы которого подключены к соответствующим счетным входам двоично-десятичного счетчика и являются вторымивыходами преобразователя, а тактовыйвход подключен к выходу первого элемента И, третий входкоторого соединенс выходом переноса сумматора.