Устройство управления последовательностью операций цифрового вычислителя

(191 01) 21 Р 9/3 ПИСАНИЕ ИЗОБРЕТЕНИ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Бюл. 1 Ф 46 А,П,Корнуко 8,8)свидетельство СССР06 Р 9/221975.и У 56-27903,опублик, 1981.идетельство СССР06 Р 9/361978. в ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(С 06 Р 9/20),(54)(57) УСТРОЙСТВО УПРАВЛЕНИЯПОСЛЕДОВАТЕЛЬНОСТЬЮ ОПЕРАЦИЙ ЦИФРОВОГО ВЫЧИСЛИТЕЛЯ, содержащее блокпамяти программ, счетчик команд,регистр команд, шифратор команд,генератор синхросигналов, счетчикциклов, коммутатор синхросигналов,коммутатор циклов, блок ключей,арифметико-логический блок и блокоперативной памяти, адресный входи информационный вход-выход которого соединены соответственно с выходом блока ключей и информационным входом-выходом арифметико-логического блока, адресный вход иинформационный выход блока памятипрограмм подключены соответственнок выходу счетчика команд и входурегистра команд, информационный выход которого соединен с входом шиф"ратора команд, выходы .поля адресов,поля коротких команд и поля длинныхкоманд. которого подключены соответственно к информационным входамблока ключей и коммутатора синхросигналов и первому информационномувходу коммутатора циклов, выход генератора синхросигналов соединенс управляющими входами коммутаторасинхросигналов и коммутатора циклов,первые выходы которых объединены иподключены к управляющему входу бло"ка ключей и входу кода операцииарифметико-логического блока,вторые выходы коммутатора синхросигналов и коммутатора циклов объединены и соединены со счетным входом счетчика команд, а третий выходи второй информационный вход коммутатора циклов подключены соответственно к счетному входу и выходусчетчика циклов, о т л и ч .а ю щ ее с я тем, что, с, целью упрощения,оно содержит блок формирования сигнала запрета операции, включающийдешифратор, элемент НЕ, два триггера, десять элементов И и элемент ИЛИ, выход которого соединен с входом запрета операции арифметикологического блока и управляющим входом блока оперативной памяти, первые входы первого, второго, треть его и четвертого элементов И подключены к старшим разрядам первых выходов коммутаторов синхросигналов и циклов, первый, второй и третий входы дешифратора соединены соответственно с первым, вторым и третьим выходами дополнительных разрядов регистра команд, вторые входы пер ого и второго элементов И подключены к первому выходу дешифратора, вторые входы третьего и четвертого элементов И соединены с вторым выходом дешифратора, вход элемента НЕ и тре1198521 тьи входы первого и третьего элементов И подключены к выходу знака арифметико-логического блока, третьивходы второго и четвертого элементов И соединены с выходом элементаНЕ, вход установки, вход сброса, прямой и инверсный выходы первого триггера подключены соответственно к вы-.ходам первого и второго элементов .Ии первым входам пятого и шестогоэлементов Й, вход установки, входсброса, прямой и инверсный выходывторого триггера соединены соответственно с выходами третьего и четвертого элементов И и первыми входамиседьмого и восьмого элементов И,первый вход девятого элемента И подключен к выходу десятого элемента И, первый и второй входы которого4соединены с прямыми выходами соответственно первого и второго триггеров, вторые входы пятого, шестого, седьмого, восьмого и девятого элементов И подключены соответственно к третьему, четвертому, пятому, шестому и седьмому выходам дешифратора, а с первого по шестой входы элемента ИЛИ соединены соответственно с выходами пятого, шестого, седьмого, восьмого и девятого .элементов И и входом управления запретом устройства.Изобретение относится к вычислительным цифровым устройствам и предназначено для использования в системах управления для решения вычислительных и логических задач в соответ" ствии с записанной программой. Цель изобретения - упрощение схемы,управления вычислителем за счетисключения из канала формированиякоманд таких блоков цифрового вычислителя, как арифметико-логическийблок и блок оперативной памяти, ис-.ключения команд "условный переход"и применение только инкрементного,. метода изменения адресов команд ссохранением возможности управленияпоследовательностью операций с учетом логического выбора при.решениизадач.На Фиг.1 приведена функциональная схема устройства; на Фиг.2 -схема блока формирования сигналазапрета операции,Устройство управления последовательностью операций цифрового вычислителя (Фиг,1) содержит блок 1 памяти программ, блок 2 переключенияпрограмм, включающий счетчик 3 команд, блок 4 Формирования команд,состоящий из регистра 5 команд и,шифратора б команд, разделенногона три поля; поле 7 адресов, поле 815 ков, шести выходных элементов И 3220 37 и элемента ИЛИ 38 на шесть вхо 30 516)коротких команд, поле 9 длинных команд, блок 10 выработки временных интервалов и сигналов микропрограммного управления, состоящий из генератора 11 синхросигналов, счетчика 12 циклов, коммутатора 13 синхросигналов, коммутатора 14 циклов и блока 15 ключей, арифметико-логи-, ческий блок 16, состоящий из трех регистров 17, 18 и 19, сумматора 20и группы 21 элементов И, блок 22 оперативной памяти, блок 23 формирования сигнала запрета выполнения операции, состоящий из дешифратора24 (фиг.2), элемента НЕ 25, четырехвходных элементов И 26-29, двухтриггеров 30 и 31, регистра признадов, имеет магистраль 39 микрокоманд и информационную магистраль 40(фиг.1).Причем многоразрядный адресный вход блока 1 памяти программ соединен с выходом счетчика 3 команд. Группа информационных входов регистра 5 команд в блоке 4 формирования команд соединена с группой информационных выходов блока 1 памяти программ. Группа информационных выходов регистра 5 команд соединена с информационными входами шифратора 6 команд, имеющего три поля7,8 и 9. При этом первая группа ин3 11формационных выходов блока 4 соеди-няет поле 7 адресов с блоком 15 ключей, вторая группа информационньпсвыходов соединяет поле. 8 короткихкоманд с коммутатором 13 синхросигналов, третья группа информационных выходов соединяет поле 9 длинных команд с коммутатором 14 циклов,четвертая группа из трех информационных выходов соединяет первый, вто.рой и третий дополнительные разряды регистра 5 команд в блоке 4 формирования команд с первым, вторыми третьим входами дешифратора 24соответственно в блоке 23 формирова,ния сигнала запрета операции,Коммутатор 13 синхросигналов вблоке 10 имеет группу управляющих выходов длясвязи с магистралью 39 микрокоманд, управляющие входы (от генератора 11 синхросигналов), одинодноразрядный выход, объединенныйс одноразрядным выходом коммутатора 14 циклов и соединенный со счетным входом счетчика 3. Коммутатор14 циклов в блоке 10 имеет два .многоразрядных входа (от шифратора 6 исчетчика 12), группу управляющихвыходов для связи с магистралью 39микрокоманд, управляющий вход (отгенератора синхросигналов 11) иодин одноразрядный выход, соединенный со счетным входом счетчика 12,Многоразрядная магистраль 39 микрокоманд присоединена к управляющимвходам блока 15 ключей и группы элементов 21 в блоке 16, кроме того,одноразрядная управляющая связь измагистрали 39 соединена с первымивходами элементов 26 - 29 в блоке 23.Блок 15 ключей имеет адресный выход,соединенный с входом блока 22 оперативной памяти, Блок 22 оперативной памяти с помощью информационноймагистрали 40 соединен с арифметикологическим блоком 16.Группа элементов 21 в блоке 16имеет многоразрядный управляющий выход, соединенный с управляющими входами регистров 17, 18 и 19 и сумматора 20, два одноразрядных входа, соединенных с элементом 38 в блоке23 и младшим разрядом регистра 19множителя. Сумматор имеет три многоразрядных информационных входа,соединенных с регистрами 17, 18 и 19,многоразрядный информационный выход,соединенный с регистром 17 результата. Регистр 18 имеет многоразрядный98521 4 1 О 15 20 25 30 35 4550 55 информационный выход, соединенныйс информационной магистралью 40.Сдвиговый регистр 19 множителя имеет два многоразрядных информационных входа, соединенных с регистром17 и информационной магистралью 40,одноразрядный выход, соединяющий младший разряд регистра 19 с группойэлементов 21, Регистр 17 результата имеет три многоразрядных информационных выхода, соединенных с сумматором 20, регистром 19 и информационной магистралью 40. Знаковыйразряд регистра 17 результата соединен с входом элемента 25 и третьимивходами элементов 26 и 28 блока 23. Третьи входы элементов 27 и 29 соединены с выходом элемента 25. Вторые входы элементов 26 и 27 соеди"иены с первым выходом дешифратора 24,Вторые входы элементов 28 и 29 соединены с вторым выходом дешифратора 24, Выход элемента 26 соединен свходом установки триггера 30, а выход элемента 27 соединен с входомсброса триггера 30, Выход элемента28 соединен с входом установки триггера 31, а выход элемента 29 соединен с выходом сброса триггера 31.Прямой выход триггера 30 соединенс первым входом элемента 32, а также с вторым входом элемента 37. Инверсный выход триггера 30 соединен с первым входом элемента 33. Прямой выход триггера 31 соединен с первым входом элемента 34 и первым входом элемента 37. Инверсный выход триггера 31 соединен с первым входом элемента 35. Выход элемента 37 соединен с первым входом элемента 36. Вторые входы элементов 32-36 соединены с третьим, четвертым, пятым, шестым и седьмым выходами дешифратора 24 соответственно. Выходы элементов 32 - 36 соединены с первым, вторым, третьим, четвертым и пятым входами элемента 38. Шестой вход элемента ИЛИ 38 соединен с входом управления запретом устройства. Выход элемента 38 соединен с соответствующими входами арифметико-логического блока 16 и блока 22 оперативной памяти.Синхронизацию работы устройства определяет импульс "Конец операции" 41, формируемый блоком 10, который исходя иэ поступившей на его вход команды., отсчитывает временной интервал, необходимый для выполнения5операций. Времязадающими элементами при этом являются генератор 11,счетчик 12 и коммутаторы 13 и 14.Импульс "Конец операции" 4 1 переключает в следующее положениесчетчик 3.Устройство работает следующим образом.После окончания запроса по увеличенному на единицу адресу, сформированному счетчиком 3, в регистр5 блока 4 из блока 1 записываетсяочередная команда, три дополнительных разряда которой содержат информацию об обращении к блоку 23, Остальные разряды команды группируются в шифраторе 6 в три поля 7,8и 9, каждое из которых управляетопределеннычи элементами блока 10,Так, поле 8 коротких команд управляет коммутатором 13, задавая последовательность управляющих микрокоманд. Поле 9 длинных команд управляет коммутатором 14,Генератор 11 связан тремя связями (бр 4, б) с коммутаторами 13 и14, которые переключают в нужнойпоследовательности импульсы генератора 11 в линии микрокомандных импульсов в соответствии с кодом команды с выхода шифратора команд.При многоцикловых операциях прохождения операции (РрР ) задаются счетчиком 12. Блок 15 управляетсямикрокомандой выборки операнда иадресом, получаемым из поля 7 адресов блока 4. Микрокоманды управления блоком 16 поступают в этот блокпо магистрали 39 через группу элементов 21 и далее на входы регистров 17, 18 и 19 и сумматоры 20, Последний выполняет функции, описываемые следующими формулами:5 к.-(Хн У+ХьУ,)Си-КХь 7+Тф 7,) С.,;198521 10 15 20 чение сигнала из знакового разряда. 25 30 35 40 45 те. во время, пока результат предыдущей операции еще находится в регистре 17, осуществляет стробирование элементов 26-29 для занесенияпризнака в регистр признаков. Приэтом если в данной команде обращение к блоку 23 отсутствует, то втрех дополнительных разрядах содержатся нули и в дешифраторе 24 возбужден неиспользуемый нулевой выход.Первый и второй выходы дешифратора 24 управляют согласно программе занесения результата предыдущей операциииз знакового разряда блока 16 черезэлементы 26-29 в регистр признаковпо микрокоманде 42 (триггеры 30 и31) причем запись осуществляетсяпарафазно, для чего при помощи элемента 25 Формируется инверсное знаВыходы дешифратора 24 с третьего поседьмой управляот пятью элементами32-36, через которые опрашиваетсяпри наличии сигнала "Запрет" триггеры 30 и 31 регистра признаков. Приэтом в зависимости от содержания информации в трех дополнительных разрядах изменение последовательностиопераций или "Запрет" осуществляетсяпо единице или по нулю в триггерах31 и 30, а также по совпадению единиц в этих триггерах. Последнее осуществляется с помощью элемента 37.Выходы элементов 32-36 через элемент ИЛИ 38 управляют запретом операции в блоке 16 и блоке 22, Кроме того, сигнал 43 запрета может быть подан через шестой вход элемента 38с входа устройства. Ниже приведены логические формулы, описывающие работу коммутаторов 13 и 14 для случая выполнения "короткой" команды"ь 11 и складываемые числа.Данные вводятся и выводятся изблока 16 по информационной магистрали 40, которая связывает последнийс блоком 22.Иикрокоманда 42, формируемая вследующий такт после импульса "Конец операции", непосредственно после окончания предыдущей операции,Управляющие сигналы:Е - код операции "Сложение,"Запись единицы в регистр 17" -и о(Р, +Р Р), в этой опера"ции логическое умножение на цифруанализируемого разряда множителя 15производится на одном из вентилейгруппы элементов 21(в зависимостиот содержимого последнего разряда"Сдвиг вправо в регистре 19" -Р а, "Формирование импульса кон-."ца операций" - 2 и Рр б, "Занесениезнака (42) в блок 23" -2 м+ баРо8Предложенное устройство позволя-: ет решать логические задачи выбора последовательности операции без использования операции "Условный переход", что повышает информационную надежность, так как в формировании в этом случае не участвуют арифметико-логический блок и блок оперативной памяти, и позволяет понизить вероятность сбоев значительно. Постоянство рабочего цикла позволяет исключить из вычислителя оборудова ние, требующее точное время для решения задач, например систему прерываний по меткам времени, упростить систему контроля вычислителя во время заводской настройки и регламентных работ при эксплуатации и методику обнаружения неисправности в связи со строгой последовательностью выполнения операций и отсутствием и вариантов циклов работы вычислителя, что повышает надежность цифрового вычислителя."Патент", г. Ужгород, ул. Проектная Филиал ТиражГосударственелам изобретсква, Ж,тета СССРкрытийнаб д, 4