Устройство для вычисления функций двух переменных

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 3034 15 2 ПИСАНИЕ ИЗОБРЕТЕНИЯ СВИДЕТЕЛЬС Н АВТОРСКОМ(прототип). 41В.И. Потапов ескии инсти детельство СС1/02, 1980. итании 15/20, 197 УДАРСТВЕННЫЙ НОМИТЕТ СССДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯФУНКЦИЙ ДВУХ ПЕРЕМЕННЫХ, содержащеерегистр первого аргумента, регистрвторого аргумента, первый и второйкоммутаторы, первый блок памяти, комбинационный сумматор, первый буферныйрегистр, информационный вход которогосоединен с выходом комбинационногосумматора, второй буферный регистри блок синхронизации, о т л и ч а ющ е е с я тем, что, с целью .повышения быстродействия, в него введенй второй, третий, четвертый, пятыйи шестой блоки памяти, комбинационныйсдвигатель, узел формирования знака,третий буферный регистр, дешифратор,накапливающий сумматор, первыйивторой выходы регистра первого аргумента соединены с адресными входамисоответственно второго и третьегоблоков памяти, первый и второй выходырегистра второго аргумента соединеныс адресными входами соответственночетвертого и пятого блоков памяти,первый и второй информационные выходывторого блока памяти соединены соответственно с первым информационнымвходом первого коммутатора и с первым входом узла формирования знака, первый и второй информационные выходы четвертого блока памяти соединены соответственно с первым информационным входом второго коммутатора и с вторым входом узла формирования знака, второй и третий информационные входы первого коммутатора соединены с информационными выходами соответственно первого буферного регистра и первого блока памяти, а выход - с первым входом комбинационного сумматора, второй, третий и четвертый информационные входы второго коммутатора соединены с информационными выходами соответственно третьего блока ффе памяти, пятого блока памяти и второго буферного регистра, а выход - с вторым входом комбинационного сумматора, выход которого соединен с адресным входом первого блока памяти и с ин- д формационными входами второго и третьего буферных регистров, первый и второй информационные выходы третье го буферного регистра соединены соответственно с входом дешифратора и с адресным входом шестого блока памяти, информационный вход комбинационного сдвигателя соединен с информационным выходом шестого блока памяти, управляющий вход - с выходом дешифратора, а выход - с первым инФормационным входом накапливающего сумматора, второй информационный вход которого соедйнен с выходомузла формирования знака, а выход - с выходом устройства, первый, второй, третий и четвертый выходы блока синхронизации соединены соответственно с управляющими входами второго, третьего, четвертого и пятого блоков1123034памяти, пятый и шестой выходы - сс управляющими входами первого,управляющими входами первого и вто-второгои третьего буферных регистроврого коммутаторов соответственно, соответственно, десятый выход-с управседьмой, восьмой и девятый выходыляющим входом накапливающего сумматора.Изобретение относится к области автоматики и вычислительной техники и может быть использовано для ускоренного вычисления функций Р(х,у) = Ч(х)цг(у) от двух аргументой.в уни версальных и специализированных ЭВМ.Известно устройство для вычисления функций, содержащее пять блоков памяти, регистр младших и старших разрядов аргумента, два коммутатора, сумматор, блок сдвига, формирователь знакового разряда, буферный регистр, регистр результата и блок синхронизации 1 .Недостатком такого устройства является ограниченность области его применения, так как оно предназначе,но для функций одного аргумента. Наиболее близким по технической 20 сущности к изобретению является уст" ройство, предназначенное для вычисления функций двух аргументов и содержащее регистр первого аргумента регистр второго аргумента, первый ,25 и второй коммутаторы, первый блок памяти, комбинационный сумматор, первый буферный регистр, второй буферный регистр и блок синхронизации 2).30Недостатками известного устройства являются его относительно невысокое быстродействие и невысокая точность, обусловленная используемым в нем методом линейной интерполяции. 35 Действительно, если аргументы Х и У имеют,й двоичных разрядов и в блоке памяти хранятся значения функции ,дпя точек (Х, У), определяемых к старшими разрядами кодов аргументов, 0 то при требуемом в этом случае блоке памяти объемом 2 слов необходимо2 Вв процессе вычислений для получения результата с точностью 1 И двоичных разрядов выполнять, в среднем (в) /1 операций суммирований, причем 1 ) .И/2 аГ 1 аГ 1,лри .3 ) ) а )в области вииисления значении.Цель изобретения - повышение быстродействия,Поставленная цель достигаетсятем, что в устройство для вычисленияфункций двух переменных, содержащеерегистр первого аргумента, регистрвторого аргумента, первый и второйкоммутаторы, первый блок памяти, комбинационный сумматор, первый буферныйрегистр, информационный вход которого соединен с выходом комбинационногосумматора, второй буферный регистри блок синхронизации, введены второй,третий, четвертый, пятый и шестойблоки памяти, комбинационный сдвига"тель, узел формирования знака, третийбуферный регистр, дешифратор, накапливающий сумматор, первый и второйвыходы регистра первого аргументасоединены с адресными входами соответственно второго и третьего блоковпамяти, первый и второй выходы регистра второго аргумента соединены садресными входами соответственночетвертого и пятого блоков памяти,первый и второй информационные выходывторого блока памяти соединены соответственно с первым информационнымвходом первого коммутатора и с первымвходом узла формирования знака,первый и второй информационные выходычетвертого блока памяти соединенысоответственно с первым информационным входом второго коммутатора и свторым входом узла формирования знака, второй и третий информационныевходы первого коммутатора соединеныс информационными выходами соответственно первого буферного регистраи первого блока памяти, а выход - спервым входом комбинационного сумматора, второй, третий и четвертыйинформационные входы второго комму034 4подключаются к входам комбинационногосумматора 9,Выход комбинационного сумматора9 соединен с входами первого 3 блокапамяти и первого 14, второго 15 итретьего 16 буферных регистров. Второй и третий входы первого коммутатора 12 подключен к выходам первогобуферного регистра 14 и первого блока3 памяти. Четвертый вход второгокоммутатора 13 соединен с выходомвторого буферного регистра 15. Входыузла 10 формирования знака соединеныс вторыми выходами второго 4 и четвертого 6 блоков памяти, а ее выходподключен к знаковому входу накапливающего сумматора 11. Выход блокаФ19 синхронизации соединен с управляющими входами первого 3, второго 4,третьего 5, четвертого 6, пятого 7,шестого 8 блоков памяти с управляющими входами, первого 14, второго 15и третьего 16 буферных регистров,первого 12 и второго 13 коммутаторов,а также с управляющим входом накапливающего сумматора 11.В первом 3 блоке памяти имеетсярегистр, в который записывается информация с адресного входа; управляющий сигнал для блока памяти определяетлибо прием и запись с адресного входа, либо выборку по информационномувыходу,Узел 10 Формирования знака представляет собой одноразрядную логическую схему сложения по модулю 2.Вычисление функции Р(х,у)=(х)у(у) в устройстве производитсяна основе соотношенияДх 1Ех,) -Ч 0 Мо) фУМа+(1)4 згде Хо и Уо определяются старшимиразрядами аргументов Х и, Х и Уоеделяются младшими разрядами аргументов Х и У.,Значения членов разложения (1)находятся устройством предварительнымлогарифмированием и последующим потенцированием с помощью соответствующих таблиц, хранящихся в блокахпитания. Потенцирование значения 0где 0 - дробная часть числа 1 о 8(х )к. мф(уо), выполняется на основе соотношения 2" = 2 ф+ 2"+ 1 о 82(Р.1),где Цоопределяется к старшими разрядами двоичного кода числа О , Дешифратор 17 преобразует двоичный код Старшие разряды регистра первого 50 аргумента 1 соединены с адресным входом блока 4 памяти, а младшие -.блока 5 памяти. Старшие разряды регистра второго аргумента 2 соединены с адресным входом блока 6 памяти, а 55 младшие - блока 7 памяти. Первые информационные выходы блоков 4 и 6 памятичерез коммутаторы 12 и 13 3 1123татора соединены с информационнымивыходами соответственно третьегоблока памяти, пятого блока памяти ивторого буферного регистра, а выход -с вторым входом комбинационного сумматора, выход которого соединен садРесным входом первого блока памятии с информационными входами второгои третьего буферных регистров, первыйи второй информационные выходы третье 1 Ого буферного регистра сОединенысоответственно с входом дешифратора1 и с адресным входом шестого блокапамяти, информационный вход сдвигателя соединен с информационным выходом 15шестого блока памяти, управляющийвход - с выходом дешифратора, а выход - с первым информационным входомнакапливающего сумматора, второй информационный вход которого соединен 20, с выходом узла формирования знака,а выход - с выходом устройства,первый, второй, третий и четвертыйВыходы блока синхронизации соединенысбответбтвенно с управляющими входами 25второг 6, третьего, четвертого и пятого блоков памяти, пятый и шестойвыходы - с управляющими входами первого и второго коммутаторов соответственно, седьмой, восьмой и девя- З 0тый выходы - с управляющими входамипервого, второго и третьего буферныхрегистров соответственно, десятыйвыход - с управляющим входомнакапливающего сумматора.На чертеже изображена структурнаясхема устройства,Устройство содержит регистр 1первого аргумента, регистр 2 второгоаргумента, первый 3,: второй 4,40третий 5, четвертый 6, пятый 7 ишестой 8 блоки памяти, комбинационныйсумматор 9, узел 10 формирования знака, накапливающий сумматор 11, перВый коммутатор 12Второй коммутатор 4513, первый 14, второй 15, третий 16буферные регистры, дешифратор 17,В четвертом такте управляющиесигналы от блока 19 синхронизацииподключают к выходам первого 12 ивторого 13 коммутаторов, третий ичетвертый информационные входы и 5включают в режим записи третий 16буферный регистр. Поэтому на выходекомбинационного сумматора 9 образуется значение(уоД (2 -1)+Оо, запомиИнаемое на третьем 16 буферном регистре.В пятом такте управляющие сигналыот блока 19 синхронизации подключаютк выходам первого 12 и второго 13коммутаторов второй и первый их информационные входы, включают в режимвыборки шестой 8 блок памяти и в режим записи - третий 16 буферный регистр, Кроме того, сигналы на управляющих входах второго 4 и четвертого 206 блоков памяти обеспечивают выдачуна вторые входы, соответственно,значений 6 д Йу(хдр 6 д Й(уор ана первый вход четвертого блока памяти 6 - выдачу значения бо /о)25Поэтому на выходе комбинационногосдвигателя 18 образуется значение2 ф(Р ") о , которое прибавляетсяс соответствующим знаком к содержимому накапливающего сумматора 11, 30что порождает в нем результатф) )а на выходе комбинациоиного сумматора9 образуется значениеф/ +Я дт(т+ро 32/у(1 о) р запоминаемое на"третьем16 буферном регистре,35В шестом такте управляющие сигналы от блока 19 синхронизации подключают к выходам первого,12 и второго13 коммутаторов, первый и третий ихинформационные входы, задают режимзаписи для первого 14 буферного регистра, режим выборки для шестого8 блока памяти, на первых выходахвторого 4 и четвертого 6 блоков памяти обеспечивают выдачу значенийГоб 1(ф(ко)( и ос,Мбо(бб соответственно, а на вторых выходах этих блоков соответственно, выдачу значений9"ф)Ди 6 о (. Поэтому на.комбинационном сумматоре 9 образуется значение Во 11 Дкбо )+(Ы)9запоминаемое на первом 14 буферном регистре, а на выходе комбинационного сдвигателя 18 формируется значение(ЗР(зо 1/б бо) ат/, передаваемое на информационный вход накапливающего сумматора 11, на знаковый входкоторого поступает с формирователязнака значение ябе 1(осе(1, 1(ЗЧ(х,16 а,что приводит к сложению с содержимымнакапливающего сумматора 11 значениявторого члена разложения (1).В седьмом такте управляющие сигналы от блока 19 синхронизации подклю-,чают к выходам первого 12 и второго13 коммутаторов соответственновторой и третий информационные входы,задают режим записи для третьего16 буферного регистра, в результатечего на нем запоминается образуемоена комбинационном сумматоре 9 значеЕса,ОО 1 Э(тепсзаУ.В восьмом такте по сигналу отблока 19 синхронизации на управляющий вход шестого блока памяти в неМосуществляется выборка с образованиемна выходе комбинационного сдвигателяЭЮ(Чо)18 значения (1 р(к,1 ау( 1 а поОсигналу на управляющих входах второго4 и четвертого 6 блоков памяти на ихвторые выходы выдаются, соответст, а 1(б,11Зенно з 1 баченин бб (1 ХоИ н:Зб ( )беК содержимому сумматора 11 дооавляется число с выхода комбинационногосдвигателя 18 с соответствующим знаком и согласно выражению (1) образуется искомое значение функцииЦюВремя Т вычисления значений функции на устройстве определяется суммарной продолжительностью 8 тактов,каждый из которых выполняется в течение времени с: п 1 йх(Твцр Тс ), гдеТ - время выборки из памяти: Т время суммирования Т = 87.Для времени То вычисления значенияфункции в известном устройстве Т вви= в .Т р поэтому выигрыш по быстродействию в предрагаемом устройстверавен То/Т = - . В частности, приП = 16 имеем выигрыш по быстродействию в предлагаемом устройстве в четыре раза,Таким образом, введение новых блоков и конструктивных связей позволило решить задачу повышения быстродействия устройства для вычисленияфункций двух аргументов,1123034 Тираж 698 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д. 4/5 Заказ 8141/40 Филиал ППППатент", г. Ужгород, ул. Проектная, 4 Составитель Л. ЛогачеваРедактор Н. Данкулич Техред А.Бабинец Корректор О. Тигор