Синхронный выходной каскад

.Л. Корнеев 70,ле- исАРСТВЕННЫЙ КОМИТЕТ СССРЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЬ 1 ТИЙ АНИЕ ИЗОБРЕ ВТОРСИОМУ СВИИЙТЕЛЬС(54) (57) СИНХРОННЬЙ ГЫХОДНОИ КАСКАДна МОП-транзисторах, содержащий синхронный логический элемент, входы которого являются входами устройства,инвертор, вход которого подключенк выходу синхронного логического эмента, и два фиксирующих МОП-транзтора одного типа, включенных последовательно между первой шиной питания и входом инвертора, выход которого подключен к затвору первого фик"сирующего МОП-транзистора, о т л нч а ю щ и й с я тем, что, с цельюснижения потребляемой мощности иувеличения нагрузочнбй способности,внего введены первый и второй эле"менты задержки, первый и второй логические элементы, дополнительныйинвертор и два выходных ИОПтранзистора дополняющего типа, истоки которых подключены соответственно квторой шине питания и общей шине,стоки объединены и яВляются выходом устройства, а затворы подключены соответственно к выходам первого и второго логических элементов, первые входы логических элементов подключены к тактовому входу устройства и к входу первого элемента задержки, выход которого подключен к входу второго элемента задержки и.к тактовому входу синхронного логического элемента, второйвход первого логического элементаподключен к выходу второго элементазадержки н к входу дополнительного.ннвертора, выход которого подключен к затвору второго фиксирующего МОП-транзистора, второй входлогического элемента подключен квыходу инвертора,1 111917Изобретение относится к импульсной технике и может быть использовано в цифровых устройствах, выполненных на интегральных схемах.Известен синронный логический элемент на ЮП-транзисторах, содержащий два МОП-транзистора дополняющего типа, истоки которых подключены к соответствующим шинам питания, а затворы объединены и являют р , ся тактовым входом устройства, и параллельно включенные МОП-транзисторы и"типа, стоки которых подключены к стоку дополняющего МОП-транзистора р-типа и к выходу устройства, истоки - к стоку дополняющего ЮП-транзистора п-типа, а затворы являются информационными входами устройства.Синхронный логический элемент может быть использован в качестве выходного логического каскада, который при объединении его выхода с выходаьм аналогичных синхронных логических элементов позволяет реализовать логическую функцию "Монтажное И" или при изменении типа МОП-транзисторов - "Монтажное ИЛИ"1 1 3,Известное устройство имеет сущест-ф венный недостаток - низкое значение числа информационных входов.Действительно, для получения достаточной нагрузочной способности при работе устройства в качестве выходного каскада МОП-транзисторы, входящие в состав устройства, должнынметь,М относительно большие размеры, что при большом числе информационных входов, т.е. прн большом числе МОП"тран" зисторов, приведет к существенному усложнению интегральной МОП-структу- ф ры, снижению надежности устройства и повышению потребляемой мощности.Наиболее близким к предлагаемому по технической сущности является синхронный выходной каскад на МОП- транзисторах, содержащий синхрон.ный,логический элемент, входы которого являются входаьв устройства, ин. вертор, вход которого подключен к выходу синхронного логического эле мента, и два фиксирующих ЮП-транзистора одного типа, включенных последовательно между шиной питания и жодом иивертора, выход которого подключен к затвору первого фикси- Ы рующего МОП-транзистора, затвор второго фиксирующего МОП-транзистора подключен к тактовому входу устрой 3 1ства. При объединении выхода синх" ронного выходного каскада с выходами аналогичных устройств н при соответствующем выборе сопротивлений открытых каналов МОП-транзисторов инвертора можно реализовать логическую функцию "Монтажное И" или "Монтажное ИЛИ" Г 23.Недостатком синхронного выходного каскада является большая потребляемая мощность. Это обусловлено большими сквозными токами, проходящими через каналы МОП-транзйсторов инвертора, как в процессе переключения каскада, когда в течении короткого промежутка времени оба МОП-транзистора инвертора открыты так и в течении всего времени прн реализации на выходе каскада функции "Монтажное И" или "Монтаж" ное ИЛИ", когда в инверторе одного каскада открыт, например, МОП-транзистор р-типа, а в инверторе тугого каскада открыт МОП-транзистор ь-типа.Целью изобретения является снижение потребляемой мощности и увеличение нагрузочной способности.Для достижения поставленной цели в синхронный выходной каскад на МОП-транзисторах, содержащий синхронный логический элемент, входы которого являются входами устройства, инвертор, вход которого подключен к выходу синхронного логического элемента, и два фиксирующих ЮП-транзистора одного типа, включенных по-, следовательно между первой шиной питания и входом инвертора, выход ко" торого подключен к затвору первого фиксирующего МОП-транзистора, введены первый и второй элементы задержки, первый и второй логические элементы, дополнительный .инвертор и два выходных МОП-транзистора дополняющего типа, истоки которыхподключены соответственно ко второй шине питания и общей шине, стоки объединены и являются выходом устройства, а затворы подключены, соответственно, к выходам первого и второго логических элементов, первые входы логических элементов подключены к тактовому входу устройства и ко входу первого элемента задержки, выход которого подключен ко входу второго элемента задержки,и к тактовому входу синхронного логического элемента, второй вход первого логического элемента подклю,1119 3чен к выходу второго элемента задержки и ко входу дополнительного ,инвертора, выход которого подключен к затвору второго фиксирующего МОП- транзистора, второй вход второго логического элемента подключен к выходу инвертора.На чертеже представлена принципиальная электрическая схема устройства. 1 ОВыход синхронного логического элемента 1 подключен ко входу инвер, тора 2, два фиксирующих МОП-транзистора одного типа 3 и 4 последовательно включены между входом инвертора 2 и шной питания 5, затвор первого фиксирующего МОП-транзистора подключен к выходу инвертора 2, выход первого элемента задержки 6 подключен к тактовому входу синхронного логического элемента 1 и ко входу второго элемента задержки 7, выходы первого и второго логических элементов 8 и 9 подключены соответственно к затворам первого и второго выходных МОП-транзисторов дополняющего типа 10 и 11, истоки которых подключены соответственно ко второй шине питания 12 и общей шине 3, а стоки объединены и являются выходом 14 устройства. Первые вхоЛогическая функция элемен" тов и всего каскада. Полярность напряжения питания Тип транзистора"1 Эл.9 Каскад Зл. 8 Шина 12 Шина 5 Тр.10 ИЛИ-НЕ И Положительная Положительная ИЛИ р-тип р-тип Положительная Отрицательная ИЛИ-НЕ И-НЕ и-тип р-тип Отрицательная Положительная И"НЕ ИЛИ-НЕ и-тип р-тип Отрицательная Отрицательная И И-НЕ и-тип и-тип П р и м е ч а н и е: МОП-транзисторы 3, 4, 17 одного типа;МОП-транзисторы 8, 19 другого типа;,МОП-транзисторы 10 и 11 дополняющего типа;шины 5 и 20 одной полярности. 55 также реализация на общей выходелогической функции "Монтажное И",для первого и третьего вариантонреализации каскада, или функции При подключении к выходу синхронного выходного каскада выходов ана,логичных устройств и при объединении их тактовых входов) возможна . 73 4ды логических элементов 8 и 9 подключены к тактовому входу 15 устройства и ко входу первого элемента задержки 6, второй вход первого логического элемента 8 подклю" чен к выходу второго элемента задержки 7 и, ко входу дополнительного инвертора 16, выход которого подключен к затвору второго фиксирующего МОП-транзистора 4, второй вход второго логического элемента 9 подключен к выходу инвертора,Синхронный логический элемент 1 реапизован на МОП-транзисторах 17 и 18 дополняющего типа и на МОП-транзисторах 9.1-19 .и, тип которых аналогичен типу МОП"транзистора 8, Истоки дополняющих МОП-транзисторов 7. и 18 подключены соответственно к шине питания 20 и общей шине 21. Затворы МОП-транзисторов 19 .1- 19 . и подключены соответственно ко вхо" дам 22.1-22. и устройства.Устройство работает следующим об" разом.В соответствии с таблицей синхрон. ный выходной каскад может реализовать четыре логические функции в зависимости от типа используемых элементов."Монтажное ИЛИ" для двух другихвариантов. Общая логическая функцияреализуемая одинаковыми каскадамипри объединении их выходов, остается одноступенчатои. 5При реализации первого варианта устройство работает следующимобразом,В устройстве МОП-транзисторы 3,4, О, 7 р-типа, а МОП-транзисторы О11, 18, 19,1-19. п - и-типа. Нашины 5. 12. 20 поступает высокийпотенциал напряжения питания, а. на шины 13, 21 - низкий потенциалнапряжения питания . Элементы 8 и 9 15реализуют логические функции, соответственно ИЛИ и И (положительнаялогика 1.В исходном состоянии на вход 15поступает сигнал логического нуля.Этот сигнал поступает также на первые входы элементов 8 и 9, через элемент 6 - на тактовый вход элемента 1, а через элемент 7 - на входинвертора 16 и второй вход элемента 8. При этом на выходе элементов 8.и 9 формируется напряжение логического нуля, а на выходе элемента 16 -логической единицы. МОП-транзисторы 4 и 11 закрыты, а МОП-транзистор 10 открыт, На выход 14 с шины 12 через открытый МОП-транзистор 10 поступает высокий потенциалнапряжения, соответствующий уровнюлогической единицы. Поскольку МОПтранзистор 4 закрыт, то цепь, связы- З 5,вающая шину 5 и вход инвертора 2,разомкнута вне зависимости от потенциала на затворе МОП-транзистора 3.Поскольку на затворы МОП-транзисторов 17 и 18 с выхода элемента 6 фпоступает напряжение логическогонуля, то МОП-транзистор 17 открыт,а М)П-транзистор 18 закрыт. На входинвертора 2 с шины 20 через открытый транзистор 17 поступает высокий 45потенциал напряжения, соответствующий уровню логической единицы, В результате на выходе инвертора 2 при"сутствует напряжение логическогонуляОЭлементы в схеме выбраны такими,что суммарное время задержки прохождения сигнала через элементы задержки 6 и 7 превышает время задерж"ки переключения ИЭП-транзистора 10или М)П-транзистора 11. Причем задержка прохождения сигнала черезэлемент задержки 7 превышает сумму задержек переключения элемента: и инвертора 2.Если по крайней мере на одинизвыходов 22 поступает сигнал логическойединицы, то соответствующий МОП-тран"эистор 9 открыт. При поступлениина вход 15 тактового импульса назатвор МОП в транзисто 10 через времязадержки переключения элемента 8поступает напряжение логическойединицы . МОП-транзистор 1 О начинает закрываться. И цепь между шиной 12 н выходом 4 начинает размыкатьсяя,Одновременно напряжение логической единицы поступает через элемент 6 на затворы МОП-транзисторов 7и 18. МОП-транзистор 7 закрывается, а ИОП-транзистор 18 открывает"ся, Замыкается цепь между шиной 21н входом инвертора 2. В результате на выходе ннвертора 2 формйруется напряжение логической единицы .МОП-транзистор 9 закрывается, аэлемент 9 переключается, на еговыходе формируется напряжение логической единицыК этому моменту времени на входинвертора 6 через элементы 6 и 7поступает напряжение логической единицы и на выходе инвертора формируется напряжение логического нуля.МОП-транзистор 4 открывается, однако поскольку к этому моменту времени МОП-транзистор 3 уже закрыт,то цепь, связывающая шину 5 и входинвертора 2, остается разомкнутой.На входе инвертора 2. сохраняется напряжение логического нуля,Под действием высокого потенциала напряжения, поступающего с выходаэлемента 9 на затвор МОП-транзистора 11, начинает замыкаться цепьмежду шиной 13 и выходом 14 устройства. Поскольку задержки переключения элементов 8 и 9 приблизительно раввин, а задержка прохождения сигнала через элементы 6 и 1и инвертор 2 превышает время переключения МОЙ-транзистора 1 О, ток моменту начала включения МОП-тран"зистора 1 цепь между шиной 12 ивыходом 14 уже разомкнута. Такимобразом, на выходе устройства формируется низкий потенциал напряжения, соответствукщий уровню ло,гического нуля, при этом сквознойток между шинами 2 и 13 отсутствует.1917После окончания .тактового импульса на первые входы элементов 8 и 9 поступает напряжение логическо. го нуля. Элемент 9 переключается и на затвор МОП-транзистора 11 посту пает низкий потенциал .напряжения . Цепь между шиной 13 и выходом 4 размыкается . Элемент 8 начинает переключаться и формировать на своем выходе напряжение логического О нуля с задержкой относительно элемента .9, равной времени прохождения сигнала через элементы 6 и 7. Эта задержка превышает время переключения МОП-транзистора . 15 В результате цепь между шиной 12 и выходом 14 начинает замыкаться в момент времени, когда транзистор1 уже закрыт. Таким образом, и в момент времени после окон" 20 чания тактового импульса в цепях выходных дополняющих МОП-транзисторов 10 и 11 сквозной ток отсутствует.Если.на все выходы 22 элемен та 2 поступает сигнал, логнческого нуля, тогда все МОП-транзисторы 9 закрыты, Очередной тактовый им" пульс со входа 15 поступает на первые входы элементов 8 и 9. На выходе элемента 8 формируется напряжение логической единицы, МОП- транзистор 10 закрывается, и цепь, связываницая шину 2 с выходом 14, размыкается.Одновременно тактовый импульс че 35 рез элемент 6 поступает на тактовый вход элемента . МОП-транзистор 18 открывается, а МОП-транзистор 17 закрывается, Цепь между шиной 20 и входом инвертора 2 размыкается, Однако посольку все МОП-транзисторы 19 закрыты, то и цепь меж" ду.шиной 21 и входом иивертора 2 остается также разомкнутой.К этому моменту времени задержан 45 ный на элементах 6 и 7 тактовый импульс поступает на вход инвер-тора 16, и на выходе иивертора формируется напряжение логического50 73нуля. МОП-транзистор 4 открывается, высокий потенциал напряжения с шины 5 через открытые МОП-транзисторы 4 и 3 поступает на вход инвер- тора 2 и на его выходе сохраняется уровень напряжения логического нуля .В результате элемент 9 остается в исходном состоянии,. МОП-транзистор 11 остается закрытым, а цепь между шиной 13 и выходом 14 - разомкнутой. На выходе 14 устройства сохраняется высокий потенциап на" пряжения, соответствующий уровню логической единицы.Если нри этомк выходу 14 устройства подключен выход аналогичного каскада, однако такой, в котором МОП-транзнсторв этот момент времени открытт.е. по край" ней мере на одном иэ входов 22 аналогичного каскада присутствует напряжение логической единицы 1, то на общем выходе каскадов формируется,низкий потенциал напряжения, соответствующий уровню логического нуля. При объединении каскадов реа" лнзуется функция "Монтажное И", а общая логическая функция каждого каскада остается одноступенчатой ИЛИ-НЕ.Выбирая соответствукицим образом значение величины задержки элемента 6, можно учесть разброс параметров различных синхронных выходных каскадов, исключив прохождение сквозных токов через выходные дополняю" цие МОП-транзисторы разных каска" док при объединении их тактовых входов и выходов.Расчеты на ЭВМ показывают, что исключение сквозных токов в.мощных выходных дополняющих транзисторах на 15-203 снижает общую потребляемую.мощность синхронного выходного каскада.Таким образом, технико-экономический эффект от использования изобретения заключается в уменьшении потребляемой мощности.ап ППП фПатент", г.уагород, ул.Проек 44 Тирак 861 НИИНИ Государственногопо делам изобретеаюй 113035, Москва, 3-33, Р Подписиоиитета СССРи открытийуаская наб., д. 4/5