Устройство для обращения к памяти (его варианты)

ВТОР(МОМУ ЮЗИДЕТЕПЬ 1 Е:ТБУ ЗГАъелТ;%й ТФФДВ:РЛФМЪЫ и повыше Ба, в це об ра ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЭОВЕТЕНИЙ И ОТКРЫТИЙ( ) 7) 1 1 ., сГРОисБО дт 51 Обр(1 щеция киамят 1, содержацее первый и зтаройпсреклочающее транзисторы, управляощип транзистор, усанавоч 131,ЕЙ трлнзисЕор, пезрз)ы и 13 1 ара 1 д 110 уеьЕ) резисторье с первого 11 о третий, причем кал,ГЕект 01)ы перво 1 а и 13 тар 010 переклОча 10"ших трацзистороез подклЕо.(ецы соотиетствеицо к одним и;з выводов первого ивОРОГО Рези(ГОРО 3 Д 1)УГие 31130 Еь катарых саедицеиел с перзой 11 еицоЙ питания, база первого переключающего транзистора является ицформадиан 111 е входом устройства, база второго переключазощего транзистора подключена к первой шине опорного цапряжепия, эмиттеруправляЕощега транзистора соедицец сколлектором установочного транзистораЕбаза которого соединена с второй шиннои опорпага цапря)кения. а эмиттерподключен к одному из вызадов третье.го резистора, другой вывод которогосоединен с второй пинай питания,о т л и ч а и и е е с я тем, чтос цслью упроцения и повьш 1 еция быстродейстузия устройства, в нем эмиттерыпереключающих грацзисторов соединеныс коллектором установочного транзистр,поды пер)зага и еараго,иодов падко:.)-ееиы саответствееие к коллектора уср 13010 11 Б 1 роге) .:(Р( кИочепо оИх троизиторов, к)10;.11 - к коллект 01) уГЕР(1 ЗлЕпо)щ( го трИЕзисОраО аз а 1(ата 1 01 О яЗляе) ся Еза:и(е пзлЕВЕе)е Бха до: устройства, кал:Скторь ИерекгЕю 1131 о 11 Епх трлцзисторов явля тся БыхоцаЕ:11 У С Т Р 011 С 1 Б 11П) (тч)оиства для Обрл 11 е 11 ия к па МЕЕ"."1 ) СОДЕ Р)КЛЕЦЕЕ) ПЕРЕЬЕЕ Е ВОРОЙ пе 1 ЕЕ)е о,Ео тр(11 езис тач 1, пе пезый 1.131 011:1 ур 1 ве 151 юие РлЕЕзиГ (ры уста пез ЕИ 1.31 тр ИБ 11 Г 1 р 1)ел пс тары с пе 3 - вага па тре;11, при Еем ко. Лекторы первго и втор(го иереключлюЕцпх трлн зисЧ) р 0 1) цап к;по 10 пы с а о т 3 е 1 с т 13 ецно к ОДЕ. ) Е:3 БЫЕ.;0;.ЕОЕ, П(Р,.ОГО И 13 Г)РОГО )ОзисторБ, др;ГЕ а В.Б е. Ка;01)ьх С,СГЦЕЦЫ С ПЕРВОе 1 .:И 3 ОЙ УЕт;111.51 оазл первого парок)по";згь 1(.ге) трлцзис Орл явл 51(тся иц(1 ар ел 1(ииц 1;е Бхадам уст;)е.ст 13 а, бе(313 Бтор 010 перец;поча 1 ощзга тр,пзистара подклочсЕ(л ( перузай циИ( опорного напряжения, эмиттеры управляющих трлцзисторов падклЕочецы к колл(Ктору установочного транзистора, база которого соединена с второй шиной опоггного напряжения аУ эмпттср подключен к одному из выводов третьег резистора, другой вывод которого соединен с второй шиной питания, о т л и ч а ю щ е е с я тем, чта, с целью упрощения .ния быстродействия устройст м эмиттеры переклЕочиоших транзисторов соеди - иены с коллактаром устанОБочноГО траиз;стара, коллекторы парного и второго управляющих транзисторов ъ. Бдисны соответственно с ко:1 лекто ми первого и Второго переключающих1092561транзисторов и являются выходами уст 1 ров объединены и являются записываюройства, базы управляющих транзисто- щим входом устройства.Изобретение относится к вычислительной технике и предназначено для использования в схемах управления матрицей накопителей памяти интегрального запоминающего устройства, 5Известно устройство для обращения к памяти, содержащее два дифференциальных каскада: один,цля установки напряжения считывания на разрядных шинах матрицы накопителя, другой10 для установки потенциалов записи, причем для каждого иэ дифференциальных каскадов требуется свой источник тока 1.1 3.Разброс токов в этих источниках 15 вызывает разброс логических уровней на выходе устройства, что снижает его надежность, а большое количество компонентов не позволяет оптимальноиспользовать площадь кристалла при 20 проектировании топологии интегральной схемы.Наиболее близким техническим решением к предлагаемому является устройство для записи и считывания информации, содержащее первый и второй транзисторы, эмиттеры которых связаны между собой и подключены к первому источнику тока, база первого транзистора подключена через согласующую 30 цепь ко входу сигнала записи, база втсрого транзистора подключена к пер. ному источнику опорного напряжения, первый и второй диоды, которые объединены по анодам и подключены к кол-З 5 лектору второго транзистора, третий и .четвертый транзисторы, эмиттеры которых объединены и подключены к коллектору первого транзистора, база третьего транзистора подключена ко 40 входу сигнала данных, база четвертого транзистора подключена ко второму источнику опорного напряжения, первый и второй резисторы, подключенные к коллекторам соответственно тре.45 тьего и четвертого транзистора, а вторые выводы первого и второго резисторов подключены к высокому потея циалу источника напряжения питания,общая точка первого резистора и коллектора третьего транзистора, К которой подключен катод первого диода, служит первым выходом (череэ согласующее устройство), общая точка вто-рого резистора и коллектора четвертого транзистора, к которой подключен катод второго диода, служит вторым входом (через согласующее устройство) блока 2Недостатком этого устройства является наличие двух дифференциальных уровней, что приводит к разбросу логических уровней и сникает быстродей- ствие устройства (по сравнению с одноуровневыми устройствами).Цель изобретения - упрощение и повышение быстродействия устройства.Поставленная цель достигается тем, что в устройстве для обращения к памяти, содержащем первый и второй переключающие транзисторы, управляющий транзистор, установочный транзистор, первый и второй диоды, резисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключены соответственно к одним из выводов первого и второго резисторов, другие выводы которых соединены с первой шиной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключаюшего транзистора подключена к первой шине опорного напряжения, эмиттер управляющего транзистора соединен с коллектором установочного транзистора, база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одному из выводов третье го резистора, другой вывод которого соединен с второй шиной питания, эмиттеры переключающих транзисторов соединены с коллектором установочного транзистора, аноды первого и второго диодов подключены соответственно к коллекторам первого и второго переключающих трачэисторов, катоды - к коллектору управляющего транзистора, 1092561база которого является записывающимвходом устройства, коллекторы переключающих транзисторов являются выходами устройства,По другому варианту в устройстве 5для обращения к памяти, содержащемпервый и второй переключающие транзисторы, первый и. второй управляющиетранзисторы, установочный транзисторрезисторы с первого по третий, причем коллекторы первого и второго переключающих транзисторов подключенысоответственно к одним иэ выводовпервого и второго резисторов, другиевыводы которых соединены с первой шиной питания, база первого переключающего транзистора является информационным входом устройства, база второго переключающего транзистора подключена к первой шине опорного напряжения, эмиттеры управляющих транзисторов подключены к коллектору установочного транзистора, база которого соединена с второй шиной опорного напряжения, а эмиттер подключен к одномуиз выводов третьего резистора, другой вывод которого соединен с второйшиной питания, змиттеры переключающихтранзисторов соединены с коллекторомустановочного транзистора, коллекторы 30первого и второго управляющих транзисторов объединены соответственно сколлекторами первого и второго переключающих транзисторов и являются вы.ходами устройства, базы управляющих З 5транзисторов объединены и являютсязаписывающим входом устройства,Таким образом, второй вариант уст"ройства отличается от первого отсутствием диодов и наличием второго Управляющего транзистора.На фиг, 1 изображена структурнаясхема устройства для обращения к памяти, по первому варианту;на фиг, 2 то же, по второму варианту; на 45фиг. 3 - подключение к запоминающейматрице устройства для обращения кпамяти.Устройство для обращения к памятипо первому варианту содержит (фиг. 1) 50первый 1 и второй 2 переключающиетранзисторы, управляющий транзистор3, установочный транзистор 4, резисторы 5-7 с первого по третий, первый8 и второй 9 диоды. На фиг. 1 обозна" 55чено: 10 и 1 - первая и вторая шиныпитания, 12 и 13 - первая и втораяшины опорного напряжения, 14 и 15 -информационный и записывающий входыустройства, 16 и 17 - первый и второйвыходы устройства соответственно.Это устройство работает следующимобразом, На базе транзистора 3 низкий потенциал (относительно шины 12) - режим записи. При подаче высокого потенциала на базу транзистора 1 весь ток генератора тока, образованного тран-зистором 4 и резистором 7, протекает через транзистор 1. Коллекторный токтранзистора 1 создает на резисторе 5падение напряжения. Выход 16 находится в состоянии логического нуля (низкий потенциал), выход 17 - в состоянии логической единицы (высокий по" тенциал). При подаче низкого потенциала на вход 14 весь ток генераторатока протекает через транзистор 2. Коллекторный ток транзистора 2 создает на резисторе 6 падение напряжения, Выход 16 находится в состоянии логической единицы, выход 17 - в состоянии логического нуля, При подаче на вход 15 высокого потенциала - режим считывания. Весь ток генератора тока протекает через транзистор 3, коллек торный ток которого делится на две равные части через диоды 8 и 9. Резисторы 5 и 6 - одинаковые. Равные по величине токи создают на равных резисторах одинаковые падения напряжения, На выходах 16 и 17 формируются потенциалы считывания, равные повеличине ДРУГ ДРУГУУстройство для обращения к памяти по второму варианту содержит ( фиг. 2 первый 18 и второй 19 переключающие транзисторы, первый 20 и второй 21 управляющие транзисторы, установочный 22 транзистор, резисторы 23-25 с первого по третий. На фиг. 2 обозначено: 26 и 27 - первая и вторая шины питания, 28 и 29 - первая и вторая шины опорного напряжения, 30 и 31 - информационный и записывающий входы устройства, 32 и 33 - первый и второй выходы устройства.Это устройство работает следующим образом.На базах транзисторов 20 и 21 низкий потенциал - режим считывания. При подаче на вход 30 высокого потенциала весь ток генератора тока протекает через транзистор 18, коллекторный ток которого создает на резисторе23 падение напряжения. Выход 32 на 1092561ХОДИТС 51 В СОСТОЯНИИ ЛОГИЧЕСКОГО НУЛЯ 5БьЕход 33Б состо 51 нии лоГическойединицы. При подаче нд гход 30 низкого ГЕотенц 1 едеЕд ьесь ток генератора тока протекает через транзистор 19, 1(оллекторный ток транзистора 19 создает ка резисторе 24 падение напряжения. Нд вьходе 32 - состояние .тЕогической единицы, 11 д выходе 33 - состояние5 ологического нуля. Уровни напряженийлогического нуля и логической единицы аналогичны уровням а выходах устройства, показанного на фиг. 1. Приподаче нд вход 31 высокого потенциалаЕвесь ток генератора тока протекаетчерез транзисторы 20 и 21, делясь пополам В случае отсутствия разбросапараметров этих транзисторов. На выходах 32 и 3 будет срсдции уровень20уровень потнциалд счЕЕтыЗани 51,Рассмотрим, как с помощью описанных устройств (11 апример, устройства, изобрджекного нд фиг. 1) происходит управленце работой ячеек памятисьзапоминающей матрицы,Оба выхода 16 и 17 устройства подключены через эмиттерные повторители34 и 35 к базам транзисторов управления 36 и 3/. Эмиттер транзистора. 36с эмиттером транзистора 38 ячейки39 памяти составляет ключ, ГЕричем обазмиттера подключены к Генератору тока40. Зыиттер транзистора 37 соединенс эмиттером транзистора 41 ячейки 39памяти и оба эмиттера подсоединены к 3.5генератору тока 42. 1 олекторы транзисторов Зб и 37 являются выходамиС И 1" Е Д 510 ТЗ ГЕРИ С ИЕЬЕВ ДНЕИ 1 П 0 РМ ДЦИИ,Транзисторы 38 и 41, составляющие клоч:фе с упрдВЕ 51 ВЦЕЯи т 11 Нзисторами 36 и37, явлпотся разряд 15 ки транзисторамд ячейки 39, с помощьп 5 которых осуществляется управ:Еспие ячейкой 39памяти, Трднзисторь 5 43 и 44 ячейки39 памяти являотся. запоминающими транзистордми Позициями 45 и 46, 47 и 48О б О 3 и а ч е н ы с О в д р и ив и р 7 3 р яд е 1 ы е и ПЕкьУст 17 ОЙство ) покдзднеЕое. на ф:1 Г, 3 ) работает следующим образом, 50 Ввод 1 н(ся дцГи и 51 чейк у 39 памяти,езозыожее в случае ее выборки, ко торая происходит подачей высокого потенциала на словарную шину 45. Выборка строки запоминающей матрицы происходит повьшеением потенциала. Выборка столбца происходит вклюекием тока в выбираемый столбец в его разрядные пп 1 ы 47 и 48.В выбранной ячейке 39 памяти один из ее транзисторов, например 38, открыт высоким потенциалом на базе, тогда другой разрядный транзистор 41 заперт низким потенциалом на базе, и ток генератора тока 42 протекает через транзистор 37, Для ввода новой информации в ячейку 39 памяти необхо димо закрыть открытий транзистор 38. ДЕ 51 этого на базы транзисторов 36 и 37 подается пдрдфдзный сигнал. Нд базу транзистора 36 с выхода 16 в режиме записи через эмиттерный повторитель 34 подается высокий потенциал, 1-:а базу транзистора 37 подается кизкий потенциал. После подачи парафазного сигнала в ключах, собранных на трдпзисторах 36 и 38, 37 и 41, произойдет перераспределение тока, Ток генератора тока 40 будет протекать через транзистор 36 и резистор с 9, пииа 47 находится в состоянии логического нуля. Ток генератора тока 42 ГЕротекает через транзистор 41, диод50 и резистор 51, шина 48 - в состоянии логической единицы. На фиг. 3 позицией 52 обозначеноустройство,цля Обращения к памятипо первому варианту.Таким образом, происходит изменение информации в ячейке 39 памяти. Врежиме считывания на базы транзисторов 36 и 37 поддеатс 5 потенциалы равные по величине уровню, среднему между высоким и низким потенциалами ввыбранной ячейке 39 памяти,Предложенные варианты устройствадля обрашения к памяти характезируют.ся уменьшением числа компонентов,числа источников опорного напряженияи уменьшением разброса логическихсигналов на выходах, благодаря чемудостигается большее быстродействие иВадежкос.ть.ИИПИ Заказ 32 б 1 Филиал ШШ фПате 1092561