Адаптивный регулятор

(19) (П) 3(50 О 05 В 13/02 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ Н АВТОРСНОЬй/ СВИДЕТЕЛЬСТВУ(71) Криворожский ордена ТрудовогоКрасного Знамени горнорудный институт и Ордена Ленина институт проблемуправления(56) 1, Приборы и системы управления.М., 1974, Р 1, с. 2-9.2. Авторское свидетельство, СССРпо заявке Р 2976595/24,кл. 3 05 В 13/02, 1981 (прототип .3. Бендат Дж Пирсол А. Измерение и анализ случайных процессов.М., "Мир", 1974, с. 338-340.(54)(57) АДАПТИВНЫЧ РЕГУЛЯТОР, содержащий первый блок сложения, первыйзадатчик, соединенный с первым входомпервого блока сравнения, первый блокопределения модуля, первый и второймасштабные блоки, первый блок умножения, логический блок, блок формирования выдержки времени, последовательно соединенные вычислительныйблок и первый блок памяти, первыйвыход которого соединен с первым вхо-дом вычислительного блока, последовательно соединенные фильтр, блокдифференцирования, второй блок определения модуля и амплитудный детектор, к другому входу которого подсоединен выход блока формирования выдержки времени, выход блока дифференцирования соединен с первым входомлогического блока, о т л и ч а ю. -щ и й с я тем, что, с целью повышения точности регулирования и улучшения качества Формируемого переходного процесса, он содержит второй задатчик, третий масштабный блок, второй, третий и четвертый блоки сравнения, второй блок памяти, таймер, триггер, ключ, второй и третий блоки умножения, второй блок сложения, интегратор, выход которого соединен с первым входом вторго блока сложения, к другому входу которого подсоединен выход первого блока умножения, первый вход которого соединен с выходом фильтра и с первымй входами первого блока сложенйя, второго блока умножения, второго блока памяти и первого блока определения модуля, к входу Фильтра подключен выход первого блока сравнения, выход амплитудного детектора соединен с входомтриггера и первым входом первогомасштабного блока, к другому входу которого подсоед:нен первый выход триггера, второй выход которого соединен с первым входом таймера, к дру.гому входу которого подсоединен первый выход второго блока умножения, соединенный также с первым входом блока формирования выдержки времени, к другому входу которого, а также к Я второму входу вычислителя, к перво" му входу второго масштабного блока и к входу третьего масштабного блока ффффф подсоединен второй выход первого бло- ( ка памяти, к второму входу которого и к третьему выходу вычислителя под- фф 4 соединен первый выход второго блока фф сравнения, другой выход которого соединен с вторым входомвторого масштаб- Об ного блока, выход которого соединен авД с первым входом третьего блока срав" в. нения, другой вход которого, а так- ф же первый вход второго блока сравнения и четвертый выход вычислителя соединены с выходом таймера, выход третьего блока сравнения соединен с первым входом ключа, выход которого соединей с вторым входом второгоблока памяти, третий вход которого соединен с выходом блока дифференцирования, а выходы второго блока памяти соединены с вторым и третьим входами логического блока, первый1076873 выход которого соединен с третьимвходом первого блока памяти, четвертый вход которого и первый входтретьего блока умножения соединеныс вторым выходом вычислителя, к .пятому входу которого подсоединенвыход первого масштабного блока,второй выход логического блока соединен с вторым входом второго блокаумножения, к третьему входу которогоподсоединен первый вход вычислителя,а второй выход второго блока умножения соединен с шестым входом вычислителя и с вторым входом первого блока сложения, выход которого соединенс вторым входом третьего блока умноИзобретение относится к аналоговым устройствам автоматики и может быть использовано для управления нестационарными объектами в металлургической, химической, горнообогати тельной, строительной, угольной пролышпениости в условиях дрейфа статических и динамических характеристик, вызванного изменением качества перерабатываемого сырья и состоянием тех нологического оборудования.Известен адаптивный регулятор, содержащий формирователь управляющего воздействия, последовательно соединенные элемент сравнения, первый блок определения модуля, первый фильтр, первый дифференциатор, второй блок определения модуля и амплитудный детектор С 13.Недостатки указанного регулятора - низкая точность и неудовлетвори-о тельное качество переходного процесса.Наиболее близким к предлагаемому является адаптивный регулятор, содержащий первый сумматор, первый задатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки, первый блок умножения, логический блок, блок Фор мирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым входом вычислительного блока, последо вательно соединенные фильтр, блок дифференцирования, второйблок определения модуля и адаптивный детектор, к другому входу которого подсоединен выход блока Формирования выдержки вре 4 О времени, выход блока дифференцирования соединен с первым входом логического блока, 2. жения, выход которого соединен свходом интегратора,. второй вход первого блока умножения соединен с первым выходом вычислителя, выход третьего масштабного блока соединен с вторым выходом второго блока сравнения,выход второго эадатчика соединен спервым входом четвертого блока сравнения, к другому входу которого подключен выход первого блока опреде ления модуля, а выход четвертого блока сравнения соединен с вторым входом адаптивного регулятора,выход которого соединен с выходом второго блока сложения. 2К недостаткам известного адаптивного регулятора относятся низкие точность и качество регулирования, вызванные нечетом изменяющихся динамических параметров, длительным временем идентификации, а также невысокое качество переходного процесса в связи с малой помехозащищенностью.Цель изобретения - повьзаение точности регулирования и улучшение качества Формируемого переходного процесса.Поставленная цель достигается тем, что в адаптивный регулятор, содержащий первый блок сложения, первый эадатчик, соединенный с первым входом первого блока сравнения, первый блок определения модуля, первый и второй масштабные блоки; первый блок умножения, логический блок, блок формирования выдержки времени, последовательно соединенные вычислительный блок и первый блок памяти, первый выход которого соединен с первым входом вычислительного блока, последовательно соединенные Фильтр, блок дифференцирования, второй блок определения модуля и амплитудный детектор, к другому входу которого подсоединен выход блока формирования выдержки времени, выход блока дифференцирования соединен с первым входом логического блока, дополнительно введены второй задатчик, третий масштабный блок, второй, третий и четвертый блоки сравнения, второй блок памяти, таймер, .триггер, клюЧ второй и третий блоки умножения, второй блок сложения, интегратор, выход которого соединен с первым входом второго блока сложения, к другому входу которого подсоединен выход первого блока умножения, первый вход которого соединен с выходом фильтра и с первыми вхо 1076873дами первого блока сложения, второго блока умножения, второго блока памяти и первого блока определения модуля, к входу фильтра подключен выход первого блока сравнения, выход амплитудного детектора соединен с входом триггера и первым входом первого масштабного блока, к другому входу которого подсоединен первый выход триггера, второй выход которого соединен с первым входом таймера, к другому входу которого подсоединен первый выход второго блока умножения, соединенный также с первым входом блока формирования выдержки времени, к другому входу которого, а также к второму входу вычислителя, к первому входу второго масштабного блока и ко входу третьего масштабного блока подсоединен второй выход первого блока памяти, к второму входу которого и к 20 третьему выходу вычислителя подсоединен первый выход второго блока сравнения, другой выход которого соединен с вторым входом второго масштаб ного блока, выход которого соединен 25 с первым входом третьего блока сравнения, другой вход которого, а также первыйвход второго блока сравнения и четвертый выход вычислителя соединены с выходом таймера, выход 30 третьего блока сравнения соединен с первым входом ключа, выход которого соединен с вторым входом второго блока памяти, третий вход которого соединен с выходом бло ка дифференцирования, а выходы второго блока памяти соединены с вторым и третьим входами логического блока, первый выход которого соединен с . третьим входом первого блока памяти, четвертый вход которого и первый вход третьего блока умножения соединены с вторым выходом вычислителя, к пятому входу которого подсоединен выход первого масштабного блока, второй выход логического блока соединен с вторым входом второго блока умножения, к третьему входу которого подсоединен первый вход вычислителя, а второй выход второго блока умножения соединен с шестым входом вычислителя и с вторым входом первого блока.сложения, выход которого соединен с входом третьего блока умножения, выход которого соединен с входом интегратора, второй вход первого блока умножения соединен с первым выходом вычислителя, ныход третьего масштабного блока соединен с вторым выходом нторого блока сравнения, выход второго эадатчика.соединен с первым входом 60 четвертого блока сравнения, к другому входу которого подключен выход первого блока определения модуля, а выход четвертого блока сравнения соединен с вторым входом адаптивного регулятора, выход которого соединен с выходом второго блока сложения.На фиг. 1 представлена Функциональ ная схема адаптивного регулятора 1 на фиг2 - алгоритм, реализующий управление объектом с помощью адаптивного регулятора.Регулятор содержит первый блок 1 сложения, первый задатчик 2, первый блок 3 сравнения, первый блок 4 определения модуля, перный и второй мас" штабные блоки 5 и 6, первый блок 7 умножения; логический блок 8, блок 9 Формирования выдержки времени,вычислительный блок 10, первый блок 11 памяти, фильтр 12, блок 13 дифференциронания , второй блок 14 определе- . ния модуля, амплитудный детектор 15, второй задатчик 16, третиймасштабный блок 17, второй 18, третий 19 и четвертый 20 блоки сравнения, второй блок 21 памяти, таймер 22, триггер 22, триггер 23, ключ 24, второй 25 и третий 26 блоки умножения, второй блок 27 сложения и интегратор 28.Регулятор работает следующим образом.Контролируемый сигнал Х и его заданное значение 2 поступают на первый блок 3 сравнения, сигнал на выходе которого защемленный помехой, поступает на вход фильтра 12. Отфильтрованный сигнал Е поступает на первый блок 4 определения модуля и через блок 13 дифференцирования яа второй блок 14 определения модуля. Сигналы с блоков 12 и 13 записываются на второй блок 21 памяти.Адаптивный регулятор предназначен для управления нестационариыми объектами с переменными статическими и динамическими характеристиками путем формирования управляющего воздействия вида Е (1 ) ( фиг. 2 ) определяется по вы-ражениюи,+ Гг (-г), (2) где п,п "1 - моменты дискретноговремени;1,7 - постоянные фильтра 12.Фильтр 12 представляет собой рекурсивный цифровой фильтр первого порядка и может быть реализован по известном схеме (3 2. В непрерывном случае вырежение (2) эквивалентно низкочастотному ЙС-фильтру.Передаточная функция такого фильтра имеет видЮ (р)ф - ; - = -Е(р 1 1(3) (4) (5) 40 откуда дифференциальное уравнениеФильтра может быть записано как(Б +Е:Ей и"В дискретном случае, используяв качестве дифференциала перву(ю рность, получимР - .- 1= о Введя обозначения -"=7, иГф т+1.(ф т+ /получим выражение (2),Коэффициенты Ки К - настроечныепараметры регулятора, определяемыев процессе активной идентификации ввычислителе 10, Активная идентификация заключается в подаче на вход объекта нормированного скачкообразноговоздействия (/З, определяемого во втором блоке 25 умножения по сигналаот первого блока 11 памяти и фильтра 12. Скачкообразное воздействие(/З подается в момент Ф , определяемый в логическом блоке 8 из условиядостижения нулю первой производнойЕ(Ф(1) величины рассогласования (2),путем оценки положения системы наФаэовой плоскости (Е, Е). Процесс 30индентификации начинается при переходе фазовой траектории через ось Е,при выполнении следующих логическихусловий (фиг.2), осуществляемых влогическом блоке 8. 35/Е,(// Е 2/;Знак Е= Знак ЕЗнак ЕЗнак Е , где /ЕХ/ - допустимое значение модуля рассогласования. При выполнении условий (3) - (5) сигналы с логического блока 8 поступают на управляющие входы первого блока 11 памяти и блока 25 умножения. Логический блок блокируется до прихода следующего сигнала от блоков 24 и 14. Величина К(п) поступает с первого выхода блока 11 памяти на третий вход блока 25, а сформированное в блоке 25 скачкообразное тестирующее воздействие подается на первый блок 1 сложения, на блок 9 Формирования выдержки времени и на таймер 22, отмечая начальный момент временипоиска максимума /У/ (фиг.2) модуля скорости изменения отклонения Е.Сигнал с выхода блока 15 поступает на управляющий вход блока 9 ФорО мирования выдержки времени, на другой вход которого с выхода первого блока 11 памяти подается величина Т.1, Обратно пропорциональнай предыдущему значению динамического пара метра 1."(н -1). С выхода блока 9 с выдержкой времени равной Т;(и) поступает сигнал на управляющий вход амплитудного детектора 15, на второй вход которого подается текущее значение модуля производной сигнала рассогласования /Е(/ от второго блока 14 определения модуля.В блоках 1,2 б,7,28 и 22 по сигналам от блоков 10,11 и 12 формируется управляющее воздействие О (Фиг.2) вида ц( (.ек (б и 1 ек (ь-(е )ы, (6(О которое с выхода блока 27 поступает на объект рассогласования.В амплитудном детекторе оценива 1 ется величина максимального значения модуля прОизводнОй /Х/(фиг.2), кОторая поступает на триггер 23 и на первый масштабный блок 5. Сигнал с выхода-триггера 23 подается на таймер 22, фиксируя момент окончания ;поиска максимума 1 ,( и на второй ( управляющий вход масштабного блока 5. На выходе блока 5 формируется величина максимального значения модуля производной с учетом перехода . объекта на правую ветвь экстремальной характеристики путем умножения величины значения /Е/ , при котором сработали амплитудный детектор 15 и тр.ггер 23, на постоянный множитель (1+ у), где у - величина порога различимости при поиске максимума в амплитудном детекторе 15.На выходе таймера 22 формируется новое значение параметра, которое поступает на вычислитель 10, второй блок 18 сравнения и третий блок 19 сравнения.На второй блок 18 сравнения поступает величина 0,3 Т Ь -1) от треть третьего масштабного блока. Если Т (о)0,3 Т,(ь) (фиг,2) то управление остается прежним и коэффициенты К и К регулятора не пересчитываются . Если Т 1(п )0,3 Т( -1 ), то сигнал с выхода блока 18 поступает на управляющие входы блока 11 памяти и вычислителя. В вычислителе 10 происходит определение новых значений коэффициентов К 2 и К (Фиг.2) по сигналам от блоков 11, 22 и 5 по выражениям: К (и-/)Ео(1(К (в 1К(п): " /3 ( (8)Т(о)где с 6 и- постоянные коэффициенты,определяемые при первоначальной настройке адаптивного регулятора; К (в) и К 2(о) - новые значения коэффициентов пропорциональной и интегральной составляющей ПИ-закона регулирования;К(п)/Е/ - величина скачкообразного возмущающего воз действи .Новые значения К и К и .Т записываются в блок 11 памяти и поступают на блоки 2 б, 1, 7 и 27 для Формиро вания управляющего воздействия по выражению (1).Одновременно с этим сигнал с выхода второго блока 18 сравнения посту пает на управляющий вход блока б, на второй вход которого подается от блока 11 памяти старое значение Т(п -1).1 В третьем блоке 19 сравнения сравниваются величины Т (л) от бло- ка 22 и ЗТ (-1) от блока б. Если ТЗТ.,(п -1), то сигйал с блока 19 поступает на ключ 24, разрешая проведение новой идентификации.Введение блоков 6,17,18,19, и 24 овьпаает помехозащищенность при определении коэффициентов и устраняет выработку ложных управлений адаптив ным регулятором, повыаая качество Формируемого переходного процесса.Управление технологическими процессами обогащения с помощью предлагаемого адаптивного регулятора повышает достоверность информации, используемой при выработке управляющих воздействий, что позволит повысить объем производимой товарной продукции на 0,3 при одновременном снижении потерь полезного компонента на 0,4. Экономический эффект от внедрения составит 20 тыс.руб. на одну технологическую секцию.1076873 арош 746/44 Тираж 842 ВНИИПИ Государственного по делам изобретений и 113035, Москва, Ж, РаПодпис ноСССР митет ы д. 4/ ка ПП "Патент",г. Ужгород, ул. Проектная ил Составитель П.Кудрявцевдактор А.Лежнина Техред С.Мигунова Корр ек