Матричный вычислитель экспоненты

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 4 БРЕТЕНИЯ ОПИСАНК АВТОРСКОМУ МУМВЯВУ 43 Ю. ММРФтй СВИДЕТЕЛЬСТВ 23Стасюк го Красров граж тво СССР1978.о СССР1977(54)(57) МАТРИЧНЫЙ ВЫЧИСЛИТЕЛЬ ЭКСПО.НЕНТЫ, содержащий четыре,сумматоравычитателя и элементы И, о т л и "ц а ю щ и,й с я тем, цто, с цельюповышения быстродействия, в него дополнительно введены группа элементовИ,(й) сумматоров-вычитателей,где И - число разрядов входного сло-ва и И матриц элементов И, причемвыход -го элемента И,(=1, 2 п)первого столбца матрицы и выход К-гоэлемента И ( К=1,2И+1) (+1) -гостолбца (у = 1, 2, , И) матрицысоединены соответственно с первымивходами (2+)-го и (1 1)-го разрядов первого и+ 1)-го сумматоров-вычитателей соответственно, первый выход каждого разряда -го сумматора"вычитателя подключен к второму входу соответствующего разряда(1+1)"го сумматора-выцитателя, первыйвход К-го элемента И (1+ 1)-го столбца матрицы соединен с первым выходомК"го разряда )-го сумматора-выцитателя, второй и третий входы каждого ОСУДАРСТВЕННЦЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИ(71). Киевский ордена Трудовного Знамени институт инженданской авиации( + 2)-го разряда первого суммато; ра-вычитателя подключены соответственно к выходу -го элемента И группы и -му разряду .Входа вычислителя, второй выход (+ 2)-го разряда )-го сумматора-вычитателя соединен с треть - им входом соответствующего разряда + 1)=го сумматора-вычитателя, первый выход переноса третьего разряда которого подключен к вторым входам элементов И матрицы 1-го столбца, четвертые входы всех К разрядов 3К % и + 2 каждого 3-го сумматора-вычитателя сформированы в четыре группы, входы первой из которых непосредственно, а входы второй церезинверторы подключены к нулевой шине устройства, входы третьей группы непосредственно, а входы четвертой через инверторы соединены с первым выходом переноса третьего разряда -1)-го сумматора-вычитателя, первые входы элементов И группы обьеди-, нены и подключены к первому выходу переноса третьего разряда первого сумматора-вычитателя, выход переноса второго разряда которого соединен с первым входом первого разряда второго сумматора-вычитателя, вторые ходы элементов И группы и первые ходы элементов И первого столбца ма" рицы сформированы е две группы, ходы первой из которых непосредстенно, а входы второй группы через нверторы подключены к нулевой шине устройства, инверсный вход второго разряда первого сумматора-еычитателя одключен к нулевой шине устройства, выходы И-го сумматора-вычитателявляются разрядными выходами еыцис1024911 лителя, первые входы каждого 6-го,разряда (5=3 4,2+) ( 1 +2)-го Изобретение относится к вычислительной технике и может быть применено в кацестве спецпроцессора в комплексе с цифровой выцислительной машиной для оперативного вычисления экспоненциальной функции.Известно устройство, содержащее три регистра, регистр адреса, вычитатель, сумматор и блок памяти, выход которого соединен с вторым входом второго и третьего регистров, вход блока памяти соединен с выходом регистра адреса а выходы второго и третьего регистров подключены со,ответственно к первому и второму входам сумматора, соединенного своим выходом с входом второго и третье 1 го регистров и выходом устройства 11,Недостатками известного устройст ва являются низкое быстродействие из-за последовательной организации вычислений и относительная сложность управления вычислительным процессом, так как в устройстве реализуется считывание информации из блока памяти и запись .информации.Наиболее близким к изобретению по техницеской сущности является устройство для вычисления экспоненци альной Функции, содержащее блок сдви га, накопительные регистры, блок односторонней памяти, четыре сум" матора-вычитателя, блок управления, блок определения знака и элементы И, причем информационные входы блока сдвига соединены с информационными выходами накопительного регистра, выходы блока сдвига соединены с первым и вторым входами цетвертого сумматора-вычитателя, третий вход которого соединен с выходом блока определения знака 1 2Недостатками известного устройст" ва являются относительно низкое быстродействие, определяемое тем, что результат вычисления определяет ся за ( 1 + 1)-ую итерацию, а также относительная сложность. управления вь цислительным процессом из-за несумматора-вычитателя подключены к.нулевой шине устройства. обходимости использования блока памяти.Целью изобретения является повышение быстродействия. 5Указанная цель достигается тем,цто в матрицный вычислитель экспонен"ты, содержащий четыре сумматора-выцитателя и экспоненты И, дополнитель но введены группа элементов И,(И -4 )сумматоров-вычитателей, где и - число разрядов входного слова и и матриц элементов И, причем выход 1 -гоэлемента И (1 = 1, 2 и ) первогостолбца матрицы и выход К-го элемента И (К = 1, 2 И+1) ( + 1)-гостолбца (= 1, 2 И) матрицы соединены соответственно с первыми входами (2 +1)- го и (1 +1+ ) )- го разрядов 20первого и ( +1)-го сумматоров-вычитателей соответственно, первый выходкаждого разряда-го сумматора-вычитателя подключен к второму входу соответствующего разряда ( + 1)-госумматора-вычитателя, первый входК-го элемента И ( 1+1) -го столбца матрицы соединен с первым выходом К"горазряда-го сумматора-вычитателя,второй и третий входы каждого (.1+2 )"го 30;разряда первого .сумматора-вычита"теля подключены соответственно к выходу 1-го элемента И группы и Ч -муразряду входа вычислителя, второйвыход ( 1 + 2 )-го разряда -го сумматора-вычитателя соединен с третьимвходом соответствующего разряда(+ 1)"го сумматора-вычитателя, первый выход перенсй:а третьего разрядакоторого подключен к вторым входамэлементов И матрицы-го столбца, 40 четвертые входы всех К разрядов3 6 К И + 2 каждОго 1 -го сумматора-вычитателя сформированы в четырегруппы, входы первой из которых не,посредственно, а входы второй через 45 инверторы подклюцены к нулевой шинеустройства, входы третьей группы непосредственно, а входы четвертойчерез инверторы соединены с первым= 1,648721 + 2,1,618721 =1854811,Х 4 - Х = 0,069717 - 0,06062 Ь.- ЗО0,009093 =. Х0; Е = Х,с4 4 О41,85481 + 21 в 85481 =351 э 9 Т 873.Поскольку при организации выцисле" ний в соответствии с выражениями3) - ( 7) необходимо испольэоА-сс 40 вать постоянные значения Х или Х;которые при каждой 1"ой .реализации выражения3 ) соответственно либовычитаются иэ Х, либо складываются с Х, то для их формирова" ния запишем в двоичной системе счис 45 ления при И = 4 Х в дополнительномс1коде и Хв прямом кодеО 041 с )4 О( Хф":400; Р= 10; Р"= М 44 и 5 О К= 00 О; Х",= 0011" =0010.(8)На основании выраженфий (8) и (7) формируемое значение Х ,из котороссго образуется Х либо Х , в зависи мости от значения о(7) может быть записано. у ф=а 010; Х=4 я.о 2.огсе.=еФ фЬф - . Фф Таким образом, двоичные разряды Х., из котораго образуется Хлибо Хф , условно делятся на четыре пруппй: к первой группе относятся разряды, принимающие нулевое значениеЗК ссв Х и Х; , к второй группе относятся разряды, принимающие единичЗК ссное значение в Х и Х , а к третьей и четвертой групПе относятся разряды, принимающие соответственно значения о и с по выражению ( 7).Работа предлагаемого устройства происходит следующим образом.На входную шину 4", т.е. на и разрядов ее 4, 4 4 и, подаются соответственно значения разрядов Х ", Х Х значения Х. При этомиследует отметить, что автоматически на .вход полусумматора 6 первого сумматора-вычитателя 1 подается единица и на вторые входы элементов И 3 группы 2 подается значение 0,648721 (т.е, фактически подается У 4 = 1,648721 или в двоичной системе счисления 1,1010 Входы элементов И ,И 3 группы 2, на которые подаются единичные сигналы упомянутого кода относятся к второйгруппе входов, они выполнены в виде инверсньсх и подключены к нулевой шине устройства, подключенной к входам элементов И 3 группы 2, на которые подаются нулевые сигналы двоичного кода), На первые входы элементов И 3 первой группы матрицы подается значение 2- " У 4 = 2"с 1,648721 или 0,11010 и на четвертые входы одноразрядных сумматоров 7 первого сумматора-вычитателя 1 подается значение Х = 0,5 или Х= 0,1000. В устройстве происходит переходный процесс, после окончания которого в первом .суммато" ре-вычитателе 1 реализуется выражение (3), т.е. на вторых выходах его образуется значение Х-Х=Х, а на первом выходе переноса однораэ" рядного сумматора 7 третьего разряда его по выражению (7) образуется значение о.Значение о. поступает на первые входы элементов.И 3 группы 2 и тем самым разрешает поступление значения У 1 на вторые входы одноразрядных сум 1 аторов 7 первого сумматоравычитэтеля 1, кроме того о. поступает на четвертые входы второго сумматора- вычитателя 1, благодаря чему в нем по выражению (9 ) формируетсязначение Хф. Во втором сумматоре-вылчитателе 1 реализуются выражения (3) и ( 4), те. Х 1 -Е = Х , а на первом выходе переноса третьего разряда его по выражению (7) образуетсязначение , поступающее на вторые входы элементов И 3 первого столбца матрицы, благодаря чему значение о( 2 " У поступает на первые входы одноразрядных сумматоров 7 первого сумматора-вычитатеяя 1, а на первых выходах его по выражению 6 образуется значение У У + 2 о У. Кроме того, о поступает на, четвертые входы одноразрядного сумматора-вы-. читателя 1, в которрм формируется по выражению (9 ) Х э, реализуется выражение ( 3) и (4 ), на вторых выходах. его образуется значение Х== Х 2 - Е, а на первом выходе пере-носа третьего разряда его по выражению (7) образуетсяЫ. Значением поступает на вторые входы элементов И 3 второго столбца матрицы, благодаря чему значение 2 оУ 2 поступает на первые входы одноразрядных сумматоров 7 второго сумматора-вы- . читателя 1, в котором реализуется выражение (6, и на первых выходах его образуется значение УУ 2+ +2 хоАналогичным образом на четвертые входы одноразрядных сумматоров 7 каждого 1 -го сумматора-вычитателя 1 поступает значение с 1 1, в котором по выражению (9) формируется Х реализуются выражения ( 3 ) и (4), на вторых выходах образуется значение, Х= Х- Е , а на первом выходе1 переноса третьего разряда его повыражению (7 ) образуетсяо(, Этозначение с( поступает на вторыевходы элементов И 31 - 1)-го столб"5.ца матрицы, разрешая тем самым поступление значения 2(" "с(У на1 1-Лпервые входы одноразрядных сумматоров 7 (- 1)-го сумматора-вычитателяна первых выходах которых повыражению (6) образуется значениеУ( = У+ 2 (1 1 МУ. И,наконец,по аналогии с описанным, на первыхвыходах одноразрядных сумматоров 7последнего сумматора-вычитателя 1 и,соответственно, на выходной шинеобразуется по выражению 6 искомоезначениеай У + 2 И 1) т ,Технико-экономическая эффективность заключается в том, что в устройстве результат вычислений получается эа время переходного процесса в схеме, которое практически равно времени задержки сигнала между ввходом и выходом устройства,Кроме того, в предлагаемом уст"ройстве не. используется управленческая информация и блок памяти, а вычислительный процесс начинается смомента подачи на входную шину исходной информации М. Эти факты способствуют применению устройства дляреализации вычислительного процесса3 в натуральном масштабе времени, на пример, управления технологичеснимипроцессами или динамическими объектами в режиме их нормального функционирования.