Динамическое полупроводниковое запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскикСоциалистическихРеспублик(22) Заявлено 16,08,79 (21) 2820380/18-24 5 ЧМ.Ка.з с присоединением заявки МС 11 С 7/00 Государственный коиитет СССР но редаи изобретений и открытийДата опубликования описания 280283 И.З,Гизатуллин, Г.Н.Иванов, Г.И.Крефгельу."ЬЮ Кир В.И.Пермитин, Ю.В.федосов н В.Н Хорьков5; ь,:.;:(541 ДИНАМИЧЕСКОЕ ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕУСТРОЙСТВО 1Изобретение. относится к вычислительной технике, а именно к запоминающим устройствам электронных вычислительных машин.Известно динамическое полупровод.никовое запоминающее устройство, содержащее счетчик адресов регенерации, связанный с блоком угравления и блоком коммутации, выходы которого соединены с накопителем информации, а входы подключены к процессору н блоку управления, который соединен, в свою очередь, с процессором н накопителем информации Ц .Недостатком данного устройства является то, что регенерация в нем производится одновременно но текущему адресу строки матриц БИС ЗУ всего .объема памяти и осуществляется последовательно по адресам соседних строк матриц БИС ЗУ в течение. короткого интервала времени, что приводит к понижению помехоустойчивости и надежности работы устройства. Также известно динамическое полупроводниковое запоминающее устройство, содержащее наполнитель информации, блоки управления и коммутации и счетчик адресов регенерации 21. Регенерация в нем распределена вовремени и оеуществляется последовательно но частям объема памяти.5.Однако недостатком этого устройства является то, что регенерация информации в нем осуществляется по час- тям: образованными группами динамических БИС ЗУ всех модулей памяти, 0 одновременно по всей глубине объемапамяти и последовательно от части кчасти. Это также вызывает неравномерные пиковые нагрузки внутри каждогомодуля памяти и приводит к ухудшениюпомехоустойчивости и снижению надежности работы устройства.Наиболее близким к предлагаемомупо технической сущности и достигаемому результату является устройство ди намической полупроводниковой памяти,содержащее накопительинформации,управляющие входы которого подключенык выходам блока управления, адресныевходы - к выходам дешифраторов, а информационные входы - к информационнымшинам, при этом входы дешифраторовсоединены с выходами коммутаторов,одни входы которых подключены к выходам адресного счетчика регенерации,вторые входы соединены с адресными З 0 шинами, а управляющие входы коммута 1001173торов связаны с выходами блока управления3.Недостатками данного устройства являются невысокая помехоустойчивость и пониженная надежность работы вследствие осуществления регенерации , последовательно.по всем БИС ЗУ строка за строкой в соответствии с текущими значениями счетчика адресов регенерации.Цель изобретения - повышение помехоустойчивости и надежности работыустройства.Указанная цель достигается тем, что в динамическое полупроводниковое запоминающее устройство, содержащее формирователь управляющих сигналов, первый, второй и третий входы которого соединены соответственно с шинами записи-чтения, подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходы - с управляющим входом накопителя, состоящего из матриц модулей на микросхемах БИС ЗУ и с входами первого, второго и третьего формирователей, при этом выход первого формирователя соединен с входом счетчика адресов регенерации и управляющим входом первого коммутатора, а выходы второго и третьего формирователей ЗО соединены соответственно с первым и вторым управляющими входами второго коммутатора, а первая группа входов накопителя. соединена с группой информационных шин устройства, первая 35 группа управляющих входов - с первой младшей группой адресных входов устройства, вторая группа управляющих входов - с группой выходов первогокоммутатора, первая группа вхоДов 49 которого соединена с второй младшей группой адресных входов устройства, и дешифратор, введены третий комму- татор и первый, второй и третий дополнительные дешифраторы, а количество групп разрядов счетчика адресов регенерации соответствует числу уровней матриц и модулей накопителя, причем выходы младшей и средней группы разрядов счетчика адресов регенерации подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разрядов - с второй группой входов первого коммутатора, при этом средняя и старшая группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами входов второ-бО го и третьего коммутаторов, группы выходов которых соединены соответственно с третьей и четвертой группами входов накопителя. При этом третий коммутатор содержит две группы эле ментов И, группу элементов ИЛИ и инвертор, вход которого соединен с управляющим входом третьего коммутато ра и первыми входами элементов И первой группы, вторые входы которых подключены соответственно к второй группе входов третьего коммутатора, а выходы - к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего коммутатора, а вторые входы первых элементов ИЛИ, число которых И равно числу элементов И второй группы, соединены соответственно с вторыми входами каждого последующего элемента ИЛИ и с выходами элементов И второй группы, первые входы которых соединены с выходом инвертора, а вторые входы - соответственно с первой группой входов третьего коммутатора.На фиг.1 приведена структурная схема предлагаемого устройства, на фиг,2 - функциональная схема третьего коммутатора.динамическое полупроводниковое запоминающее устройство содержит счетчик 1 адресов регенерации, состоящий из младшей, средней и старшей групп 2, 3 и 4 разрядов, формирователь 5 управляющих сигналов, первый, второй и третий формировагели 6, 7 и 8, дешифратор 9, первый, второй и третий дополнительные дешифраторы 10, 11 и 12, первый, второй и третий коммутаторы 13, 14 и 15, накопитель 16 из матриц и модулей на микросхемах БИС ЗУ процессор 17, формирующий все управляющие и информационные сигналы для динамического полупроводникового запоминающего устройства. Третий коммутатор содержит первую группу 18 элементов И 19, вторую группу 20 элементов И 21, группу 22 элементов ИЛИ 23 и инвертор 24.Устройство может работать в двух режимах: ОБРАЩЕНИЕ и РЕГЕНЕРАЦИЯ.В режиме ОБРАЩЕНИЕ сигнал записи или чтения поступает на вход записи- чтения устройства, сигнал запроса на обращение - на вход запроса на обращение устройства, а адрес - на первую и втору- младшие, среднюю и старшую группы адресных входов устройства. При этом во время записи на группу информационных входов устройства поступает информация для записи в накопитель 16, а во время считывания на информационные входы устройства по- ступает информация из накопителя 16, Работа устройства как в режиме ОБРАЩЕНИЕ, так и в режиме РЕГЕНЕРАЦИЯ син. хронизируется с помощью синхроимпульсов, поступающих на соответствующий вход устройства. Все управляющие сигналы поступают с входов устройства на первый, второй и третий входы формирователя 5 управляющих сигналов,который формирует в режиме ОБРАЩЕНИЕ сигнал записи или считывания на управляющем входе накопителя 16 и запускает первый и второй формирователи б и 7, последний из которых открывает по первому управляющему входу второй коммутатор 14. Первая младшая группа адреса записи или считывания какого- либо числа поступает непосредственно на первую группу управляющих вхо дов накопителя 16, связанных с адресами столбцов микросхем БИС ЗУ. Вто рая младшая группа адреса записи или считывания поступает на первую группу входов, первого коммутатора 13, по выходам соединенного с второй груп пой управляющих входов накопителя 16, связанных с адресами строк микросхем 1 БИС ЗУ. Средняя группа адреса записи или считывания числа поступает через второй дополнительный дешиФратор 20 11 на вторую группу входов второго коммутатора 14, по выходам соединенного с третьей группой управляющих ,входов накопителя 16, связанных с ,адресами выбора строки матрицы модуля 25 памяти, Старшая группа адреса записи или считывания поступает через третий дополнительный дешифратор 12 на вторую группу входов третьего коммутатора 15 по выходам соединенного с четвертой З 0 группой управляющих входов накопителя 16, связанных с адресами выбора строки матрицы накопителя информации. При этом на управляющие входы первого и третьего коммутаторов 13 и 15 с выхода первого формирователя б в режиме ОБРАЩЕНИЕ поступает такой уровень напряжения, который разрешает прохождение информации через коммутаторы 13 и 15 с второй группы входов Работа третьего коммутатора 15 по передаче информации на выход со стороны второй группы входов аналогична работе первого и второго коммутаторов 13 и 14. При поступлении, например, высокого уровня напряжения на управ ляющий вход третьего коммутатора 15 (Фиг.2) по первым входам открыты элементы И 19 первой группы 18, что обеспечивает прохождение инфорМации с второй группы входов коммутатора 50 15 через элементы И 19 на входы элементов ИЛИ 23 группы 22 и далее на выходе коммутатора. Элементы И 21 второй группы 20 третьего коммутатора 15 в это время закрыты низким уров нем напряжения с выхода.инвертора 24Таким образом, в устройстве осу.ществляется дешифрация и запись или считывание какого либо числа, адрес которого поступает на адресные входык 0 устройства. Ф Регенерация информации в накопителе 16 равномерно распределена внут-. ри максимально допустимого интервала у времени, соответствующего максимальному времени сохранения информациив микросхемах БИС ЗУ, и осуществляется периодически при отсутствии сигнала запроса на обращение, либо сразу после отработки текущего запроса наобращение. Анализ запросов на обращение и на регенерацию (режим РЕГЕНЕРАЦИЯ) осуществляется в Формирователе 5,управляющих сигналов. При этом, если в результате такого анализа разрешен цикл регенерации, первый формирователь б вырабатывает разрешающийсигнал на регенерацию, который поступает на вход счетчика 1 адресоврегенерации, устанавливая его в состояние очередного текущего адресарегенерации, и на управляющие входыпервого и третьего коммутаторов 13 и15, разрешая прохождение информациидля первого из них со стороны второйгруппы входов, а для второго - состороны первой группы входов,Счетчик 1 адресов регенерации раз-делен на три группы разрядов по числу уровней системы матриц накопителя16, Младшая группа 2 разрядов счетчика 1 адресов регенерации (например,два разряда для количества элементовИ второй группы .И =4 третьего коммутатора), содержащая код адреса строки матрицы накопителя 16, через дешифратор 9 поступает на первую группувходов третьего коммутатора 15. Учитывая, что в режиме РЕГЕНЕРАЦИЯ третий коммутатор 15 открыт со стороныпервой группы входов, на четвертуюгруппу управляющих входов накопителя16 с дешифратора 9 поступает соответствунвий сигнал для выбора строкиматрицы накопителя 16, Средняя группа3 разрядовсчетчика 1 адресов регенерации, содержащая код адреса строкиматрицы модуля накопителя 16, черезпервый дополнительный дешифратор 10поступает на первую группу входоввторого коммутатора 14. Второй кожиутатор 14 в режиме РЕГЕНЕРАЦИЯ отКрыт.по второму управляющему входу от третьегоформирователя 8, что обеспечивает прохождение на выход второгокоммутатора 14 информации с первойгруппы его вхс)дов. Следовательно,на третью группу управлякщих входовнакопителя 16 для выбора матрицыстроки модуля памяти сигнал поступаетс выхода первого дополнительного дешиФратора 10.Старшая группа 4 разрядов счетчика 1 адресов регенерации, содержащаякод адреса строки микросхемы ВИС ЭУ,поступает на вторую группу входовпервого коммутатора 13. Учитывая,чтов режиме РЕГЕНЕРАЦИЯ первый коючтатор 13 открыт со стороны второй группы входов, на вторую группу управляющих входов накопителя 16 поступаеткод со старшей группы 4 разрядов счетчика 1 адресов регенерации для выбора строки микросхемы БИС ЗУ.. Адрес столбца микросхемы БИС ЗУ в режиме РЕГЕНЕРАЦИЯ не формируется, так как регенерация в микросхемах БИС,ЗУ осуществляется по строкам.Очевидно, что сигналы адреса соответствующей строки на выходе второго и третьего коммутаторов 14 и 15 представлены в унитарном кодепосле 10 соответствующих дашифраторов ), а на выходе первого коммутатора - в позиционном коде. Таким образом, перебор адресов 15регенерации происходит так, что, например, первоначально регенерируетсяинформация в ячейках памяти первойстроки микросхемы БИС ЗУ первой строки матрицы модуля памяти первой стро ки матрицы накопителя 16. Затем длярЕгенерации выбираются ячейки памяти в первой строке микросхемы БИС ЗУпервой строки матрицы модуля памяти,но уже второй строки матрицы накопигеля 16 и т,д.Кроме того, регенерация информациив предлагаемом устройстве осуществляется одновременно по частям объемапамяти, для чего в каждом цикле реге-З 0,нерации адресация строк матрицы накопителя 16 происходит таким образом,что выбираются одновременно сразунесколько строк. Это возможно эасчет соответствующего подключениявыходов элементов И 21 второй группы20 к вторым входам элементов ИЛИ 23третьего коммутатора 15как это показано, например, при и =4 на фиг,2)При этом в одном цикле регенерацииосуществляется выборка одновременно 40четырех строк матрицы накопителя 16за счет присутствия на выходе третьего коммутатора 15 сразу четырехсигналов.45Применение изобретения по сравнению с прототипом позволяет в режимеРЕГЕНЕРАЦИЯ значительно снизить пико.вые нагрузки по питанию, а также повысить помехоустойчивость устройства путем выполнения регенерации,распределенной во времени и по объемунакопителя,1Осуществленный в устройстве перебор адресов регенерации,.полученныйпутем соответствующего подключениягрупп разрядов счетчика адресов регенерации к системе матриц накопителя,позволяет значительно увеличить пери.60од между двумя последующими возбуждениями строк в микросхемах БИС ЗУ, чтосущественно облегчает их тепловой иэнергетический режим и, следовательно, повышает надежную работу как мйк"65 росхем БИС ЗУ, так и всего устройства в целом.Формула изобретения1, Динамическое полупроводниковое запоминающее устройство, содержащее формирователь управляющих сигналов, первый, второй и третий входы которого соединены соответственно с шинами записи-чтения, подачи синхроимпульсов и запроса на обращение, а первый, второй, третий и четвертый выходыс управляющим входом накопителя,состоящего из матриц модулей на микросхемах БИС ЗУ, и с входами первого, второго и третьего формирователей, при этом выход первого формирователя соединен,с входом счетчика адресов регенерации и управляющим входом первого коммутатора, а выходы второго и третьего формирователей соединены соответственно с первым и вторым управляющими входами второго коммутатора, а первая группа входов накопителя соединена с группой информационных шин устройства, первая группа управляющих входов - с первой младшей группой адресных входов устройства, вторая группа управляющих входов - с группой выходов первого коммутатора, первая группа входов которого соединена свторой младшей группой адрес,ных входов устройства, и дешифратор, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости и надежности работы устройства, в него введены третий коммутатор и первый, второй и третий дополнительные дешифраторы, а количество групп разрядов счетчика адресов регенерации соответствует числу уровней матриц и модулей накопителя, причем выходы младшей и средней группы разрядов счетчика адресов регенерации подключены соответственно через дешифратор и первый дополнительный дешифратор к первым группам входов третьего и второго коммутаторов, а выходы старшей группы разрядов - с второй группой входов первого коммутатора,при этом средняя и старшая группы адресных входов устройства соединены соответственно через второй и третий дополнительные дешифраторы с вторыми группами входов второго и третьего коммутаторов, группы выходов которых соедиенны соответственно с третьей и четвертой группами входов накопителя.2. Устройствб по п.1, о т л и ч аю щ е е с я тем, что третий коммутатор содержит две группы элементов И, группу элементов ИЛИ и инвертор, вход которого соединен с управляющим входом третьего коммутатора и первыми входами элементов И первой группы,вторые входы которых подключены соответственно к второй группе входов третьего коммутатора, а выходы - к первым входам группы элементов ИЛИ, выходы которых соединены с группой выходов третьего коьвютатора, а вторые входы первых элементов ИЛИ, число которых В равно числу элементов Ивторой группы, соединены соответственно с вторыми входами каждого по следующего элемента ИЛИ и выходами Ю элементов И второй группы, первые входы которых соединены с выходом инвертора, а вторые входы -соответ-ственно с первой группой входов третьего коммутатора. Источники инФормации,принятие во внимание при экспертизе 1. Патент США 9 400646 В,кл. 6 11 С 7/00, опублик. 1977. 2 . Патент ФРГ В2543515,кл. 6 11 С 7/00, опублик. 1977. 3. Патент США 9 3796961,кл. 6 11 С 11/24, опублик, 1974 (прст тип).1001173Составитель Г,Милославктор А.Ворович Техред Т.Маточка ректор В.Вутяга исно П фпатеит", г.ужгород Филиа роектная Заказ 1406/60ВНИИПИ Го кпо дела113035, М уш Тираж 592 сударственного м изобретений и осква, Ж, Ра Подпмитета СССРкрытийкая наб., д.4/5