Адресный формирователь

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскикСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(63)Дополнительное к авт. свид-ву(22) Заявлено 220681 (21) 3303935/18-24с присоединением заявки Нов(И 1 М. Кл.з 6 11 С 8/00 Государственный комитет СССР по делам изобретений и открытийОпубликовано 23,0183, Бюллетень Йо 3 Дата опубликования описания 250183 А,С. Лушников, А,Б, Однолько, И.П. Лазаренк и Ю;В;.МиНков-,1.; .г( 54 ) АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ Изобретение относится к запоминаю щим устройствам и может быть исполь-., зовано при создании БИС на МДП-транзисторах.Известны адресные Формирователи, содержащие триггер-Фиксатор на десяти транзисторах с выходными и управляющими шинами и два транзистора разбаланса, соединенные с входной шиной и шиной опорного потенциала 1.Недостатками данных адресных формирователей являются низкая Надежность и большое потребление мощности в статическом режиме.Наиболее близким техническим решением к изобретению является адресный формирователь, содержащий триггер-Фиксатор на десяти транзисторах, .три конденсатора, одиннадцатый и двенадцатый транзисторы разбаланса, тринадцатый,четырнадцатый и пятнадцатый отсекающие транзисторы, причем истоки первого, второго, третьего, четвертого, одиннадцатого и двенадцатого транзисторов соединены с общей шиной, затворы пятого и седьмоготранзисторов соединены с истоком шестого и стоком первого транзисторов, затворы восьмого и десятого транзисторов соединены с истоком девятого и стоком четвертого транзистора, зат-.воры первого и второго транзисторовсоединены со стоками одиннадцатогои третьего транзисторов и истокомвосьмого, затворы третьего и четвер-.того транзисторов соединены со стоками второго и двенадцатого транзисторов и истоком седьмого, стоки седьмого и восьмого транзисторов соедииены с первой управляющей шиной, стсики пятого и десятого транзисторовсоединены с третьей управляющей шиной, затворы шестого и девятоготранзисторов соединены со второйуправляющей шиной, а их стоки - сшиной питания, исток пятого транзистора соединен с выходной шиной прямого адресного сигнала, исток десятоготранзистора соединен с выходной шиной инверсного адресного сигнала,затвор одиннадцатого транзисторасоединен с первой обкладкой первогоконденсатора и стоком четырнадцатого,транзистора, затвор двенадцатого 2 транзистора соединен с первой обкладкой второго конденсатора и стокомпятнадцатого транзистора, вторыеобкладки первого и второго конденсаторов соединены с четвертой управллю" З 0 щей шиной; затворы тринадцатого, че"20 тырнадцатого и пятнадцатого транзисторов соединены с пятой управляющейшиной, истоки четырнадцатого и тринадцатого транзисторов соединены спервой обкладкой третьего конденсатора, вторая обкладка третьего конденсатора соединена с шиной питания,исток пятнадцатого транзистора соединен с шиной опорного потенциала,сток тринадцатого транзистора - свходной адресной шиной 2). 0Недостатком этого формирователяявляется то, что он потребляет большую мощностьво включенном состоянии,так как присутствуют цепи прохождения активного тока от первой управляющей шины через седьмой и двенадцатый транзистор, либо через восьмой и одиннадцатый транзисторы.Целью изобретения является снижение потребляемой формирователеммощности,1Поставленная цель достигается тем,что в адресный формирователь, содержащий МДП-транзисторы, причем стокии затворы первого и второго переключающих транэисторон соединены потриггерной схеме, истоки первого ивторого транзисторов обратной связиподключены соответственно к стокампервого и второго переключающих тран 30зисторов, истоки которых и истокивходного, опорного, первого и второгоуправляющих транзисторов соединеныс шиной нулевого потенциала; затворыпервого и второго переключающих транэисторов подключены соответственнок затворам первого и второго управляющих транзисторов, стоки которыхсоединены соответственно с истокамипервого и второго нагрузочных транзисторов, стоки которых подключенык шине питания, стоки первого и второго транзисторов обратной связи объединены и являются первым управляющимвходом формирователя, а затворы подключены соответственно к стоку первого и затвору третьего управляющихтранзисторов и к стоку второго и затвору четвертого управляющих .транзисторов., затвор опорного транзисторасоединен с шиной опорного напряжения,затвор входного транзистора являетсяпервым адресным входом формирователя, вторым адресным входом и выходомкоторого являются соответственноистоки третьего и четвертого управляю щих транзисторов, стоки которых изатворы первого и второго нагрузочныхтранзисторов являются соответственновторым и третьим управляющими входамиформирователя, ннедены третий и четвер тый транзисторы обратной связи, истоки которых подключены соответственно к стоку входного транзистора и кстоку опорного транзистора, затворы -соответственно к стокам первого и 65 второго управляющих транэисторон, а стоки - соответственно к затворам первого и второго переключающих транзисторов.На фиг.1 приведена принципиальная схема предложенного формирователя, на фиг,2 - временные диаграммы, поясняющие его работу.На фиг.1 обозначены шина 1 нулевого потенциала, шина 2 питания первый 3, второй 4 и третий 5 управляющие входы формирователя, шина 6 опорного напряжения, первый 7 и второй 8 адресные входы формирователя и выход 9 формирователя.Предложенный адресный формирователь содержит фиг.1) первый 10 и второй 11 переключающие транзисторы, первый 12 и второй 13 транзисторы обратной связи, входной 14 транзистор, опорный 15 транзисторпервый 16 и второй 17 управляющие транзисторы, первый нагрузочный транзистор 18, третий 19 и четвертый 20 упранляющие транзисторы, второй нагрузочный транзистор 21, третий 22 и четвертый, 23 транзисторы обратной сняэи.На фиг.2 изображены временные диаграммы напряжений О , О,1 и . О соответственно на первом, втором и третьем управляющих входах формирователя и напряжения О на первом адресном входе формирователя.Параметры транзистора 10 (фиг.1) выбираются равными параметрам транзистора 11, параметры тоанэисторон 12 и 13, 19 и 20, 18 и 21, 16 и 17, 22 и 23, 14 и 15 также попарно равны между собой.Предложенный адресный формирователь работает следующим образом.В исходном состоянии напряжение на входах 3 и 4 равно нулю, на входе 5 - высокое напряжение, равное, либо превышающее напряжение на шине 2 питания, Пусть напряжение на входе 5 равно напряжению на шине пита" ния О , тогда в исходном состоянии затворы транзисторов 12 и 13 будут заряжены дб напряжения (О -Ч. ), где Ч - пороговое напряжение ИДП-тран- Тзистора. Через открытае транзисторы 19,20, 12 и 13 напряжение на входе 8 и входе 9 и на затворах транзисторов 10 и 11 установится ранним на пряжению на входах 4 и 3 соответственно, т,е. будет равно нулю. Напряжение на шине 6 опорного напряжения постоянно и равно полусумме напряжений логического нуля и единицы на входе 7. Для пранильной работы адресного формирователя напряжение на шине опорного напряжения должно превышать пороговое напряжение МДП-транзистора.Напряжение на входе 7 должно уста новиться равным уровню чогическогонуля, либо единицы до появления высокого напряжения на входе 3. Пусть,например, на входе 7 имеет местонизкое напряжение, соответствующеелогическому нулю.В момент времени с (фиг.2) навходе 3 (фиг.1) появляется импульс. напряжения, и; напряжение на входе5 в этот момент уменьшается до нуля, Через открытые транзисторы 12и 13 затворы транзисторов 11 и 10заряжаются, а через транзисторы 23,15 и 22, 14 разряжаются.При равных токах заряда затворовтранзисторов 10 и 11 ток разрядазатвора транзистора 11 больше токаразряда затвора транзистора 10,так как на затворе транзистора 15напряжение больше, чем на затворетранзистора 14, и транзистор 15имеет большую проводимость. Поэтомузатвор транзистора 10 заряжаетсябыстрее до напряжения, больше порогового Чт, чем затвор транзистора 11.При этом открытый транзистор 10 увеличивает ток разряда затвора транзистора 11, открытый транзистор 16разряжает затворы транзисторов 12и 22, уменьшая тем самым так заряда транзистора 11 и ток разряда зат вора. транзистора 10. К триггерной по. ложительной обратной связи между транзисторами 10 и 11 прибавляетсяположительная обратная связь, охваты)вающая транзисторы 22 и 23, что ускоряет процесс переключения, Разницанапряжений на затворах транзисторов10 и 11 лавинообразно нарастает, Вконце процесса переключения напряжение ка затворах транзисторов 10 и 13соответствует высокому уровню, назатворах транзисторов 11 и 12 напряжение равно кулю. В момент временис (Фиг.2) подается импульс напряжения на вход 4. Так как транзистор19 (фиг.1) закрыт, а транзистор 20открыт, то через открытый транзистор20 выход 9 заряжается до напряжения входа 4. Напряжение на входе 7уже в момент времени с,2 (Фиг,2)может иметь произвольное значение, невлияя на работу адресного формирователя, так как транзистор 22 (Фиг.1)закрыт, и прохождение тока по цепивход 3 - транзистор 13 - транзистор22 - транзистор 14 -шина 1 исключается.В момент времени (Фиг.2) напряжение на входах 3 и 4 уменьшается донуля, а на входе 5 возрастает до0, Адресный формирователь переходитв исходное состояние,При высоком логическом уровне навходе 7 в момент времени(Фиг.2)затвор транзистора 11 (фиг.1) заряжается быстрее затвора транзистора10, так как проводимость транзистора15 меньше проводимости транзистора 14. По цепям положительной обратнойсвязи через затворы транзисторов 11,13 и 23 разница напряжений на затворах транзисторов 10 и 11 усиливается. В конце процесса переключения(фиг.2) напряжение на затворах транзисторов 11 и 12 (фиг.1) соответст"вует высокоиу уровню, а на затворахтранзисторов 10 и 13 равно нулю.Так как транзисторы 10,13 и 2310 закрыты, то прохождение тока в цепивход 3 - шина 1 исключается. Сменалогического уровня на входе 7 (фиг.2)также не влияет на работу адресногоформирователя, так как нулевое напря 15 жение на затворе транзистора 10(фиг.1) удерживается транзистором 11С приходом импульса на вход 4в момент времени .с (Фиг.2) напряжение на выходе 9 остается равным ну 2 р лю, а на входе 8 увеличивается донапряжения на входе 4,Итак, введение транзисторов 22и 23 позволяет снизить мощность,потребляемую адресным Формирователем25 в включенном состояния по цепи вход3 - транзистор 12 - транзистор 23транзистор 15 - шина 1, либо по цени вход 3 - транзистор 13 - транзистор 22 - транзистор 14 - шина 1, таккак после срабатывания адресногоформирователя один из транзисторовв каждой нэ пар 12 и 23, 13 и 22оказывается закрытым.При этом предложенный формирователь имеет малое время удержания начпряжения на входе 7 на истинномлогическом уровне, как и известныйКроме того, транзисторы 22 и 23образуют дополнительную положительную обратную связь, ускоряющую процесс переключения предложенного адресного Формирователя, что увеличивает его быстродействие.Технико-экономическое преимущество предложенного адресного Формирователя заключается в том, что он потребляет меньшую мощность, чем известный, при высоком быстродействии.формула изобретенияАдресный формирователь, содержащий МДП-транзисторы, причем стоки и затворы первого и второго переключающих транзисторов соединены по триггерной схеме, истоки первого и второго транзисторов обратной связи подключены соответственно к стокам ервого и второго переключакваих транзисторов, истоки которых и истоки входного, опорного, первого и второго управляющих транзисторов соединены с шиной нулевого потенциала, затворы первого и второго переключающих транзисторов подключены соот 991504ветственно к затворам первого и второго управляющих транзисторов, стокикоторых соединены соответственнос истоками первого и второго нагрузочных транзисторов, стоки которыхподключены к,шине питания, стоки первого и второго транзисторов обратнойсвязи объединены и являются первымуправляющим входом формирователя,а затворы подключены соответственнок стоку первого и затвору третьегоуправляющих транзисторов и к стокувторого и затвору четвертого управляющих транзисторов, затвор. опорноготранзистора соединен с шиной опорного напряжения, затвор входного транзистора является первым адреснымвходом, формирователя, вторым адресным входом и выходом которого являются соответственно истоки третьегои четвертого управляющих транзисторов,. стоки которых и затворы первого и второго нагрузочных транзисторовявляются соответственно вторым и третьим управляющими входами формирователя, отличающийся тем,что, с целью снижения потребляемой5 формирователем мощности, в него введены третий и четвертый транзисторыобратной связи, истоки которых подключены соответственно к стоку входного транзистора и к стоку опорного10 транзистора, затворы - соответственно к стокам первого и второго управляющих транзисторов, .а стоки - соответственно к затворам первого и второго переключаквих транзисторов.15Источники информации,принятые во внимание при экспертизе 1. Электроникаф, 1978, У 7, с.36.2. "Электроникаф, 1977, В 9, с.52 (прототип).991504 Составитель Т. ЗайцеваТехред М,Гергель Корректор Да акт Зака о 4/5ш ва вФавею ав ю ав авю Юьювиал ППП "Патент", г. ужгород, ул. Проектная, 4 14 б/71 Тираж 592 НИИПИ Государственногопо делам изобретени 13035, Москва, Ж, Р омит и от ушска Подаиа СССРытийнаб., д