Частотно-фазовый компаратор

ОП ИСАНИЕИ ЗОБРЕТЕ Н ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сонз СоаетсннкСфцианмстмчвсинаРеснубнми. Раударетааава комитат СССР дф дамам кзабратаккк и аткрнтвя(54) ЧАСТОТНО-ФАЗОВЫЙ КОМПАРАТОР 1Изобретение относится к технике сравнения частот и фаэ импульсных сигналов и может быть использовано в качестве датчика рассогласования в системах фазовой синхронизации при передаче двоич 5 ной информации, в частности в каналах воспроизведения аппаратуры цифровой маг чтной записи.Наиболее близок к предлагаемому час тотно-фазовый компаратор, построенный . на базе двух триггеров, который имеет линейную дискриминационную характеристику в диапазоне 360 о, При исполюова нии в качестве датчика рассогласования астатической системы фазовой синхронизации такой компаратор обеспечивает. полосу захвата системы, равную полосе удержания, а также синфаэность сравниваемых сигналов в установившемся режиме Г 11 . 29Вместе с тем, данный компаратор способен работать только с регулярными сравниваемыми сигналами, т. е. не может быть использован для фазового срав.2нения нри работе со случайными ннформа ционными сигналами. Таким образом, его функциональные возможности ограничены.11 ель изобретения - расширение функ-, циональных возможностей за счет фазово го сравнения случайньп информационных сигналов.Указанная цель достигается тем, что в частотно-фазовый компаратор, содержа ший два основных триггера, соединенных. выходами с соответствующими входами логического элемента, выход которого подключен к первым входам основных триг геров, введены дополнительный триггер и эпемент задержки, причем первый вход дополнительного триггера подключен к выходу логического элемента, входная клемма первого спавниваемого сигнала соединена со входом элемента задержки и вторым входом дополнительного триггера,Гвыход элемента задержки соединен со вторым входом первого основного триггера, второй вход второго основного триггера соединен со входной клеммой второго срав98397 ниваемого сигнала, выход дополнительного1триггера соединен с третьими входами основных триггеров, а третий вход дополнительного триггера соединен с шиной управляющего сигнала, ,5На фиг. 1 дана структурная схема усе.ройства; на фиг, 2 - 3 - временные диаграммы, иллюстрирующие работу схемы врежиме частотно-фазового сравнения; нафп. 4 то же, в режиме фазового срав опения,Устройство содержит основные триггеры 1, 2 и дополнительный триггер 3,,логический элемент, который может бытьвыполнен в виде схемы И-НЕ 4, элемент 155 задержки. Элементом задержки можетслужить линия задержки, одновибратор,шина 6 управляющего сигнала, входныеклеммы первого 7 и второго 8 сравниваемых сигналов, выходные шины 9 и 10 2 Оустройства.Работа устройства происходит следующим образом,В зависимости от уровня управляющего сигнала на шине 6 частотно-фазовый дкомпаратор производит сравнение сигналовна клеммах 7 и 8 либо по частоте и фазе, либо только по фазе, Результат сравнения представляется шириной импульсов,образующихся на выходных шинах 9 и 10.5На временных диаграммах фиг. 2 - 4буквами А И обозначены сигналы, образующиеся в отмеченных теми же буквами узлах схемы фиг, 1.В режиме частотно-фазового сравненияуровень упраюиюшего сигнала А на шине6 соответствует логическому нулю, Этотуровень удерживает триггер 3 во взведенном состоянии, поэтому на О -входах триггеров 1 и 2 постоянно присутствует логическая единица (диаграмма Д нафкг. 2,3),Ситуация, когда частоты сравниваемыхсигналов. не равны, нокаэана на фиг, 2.Пусть частота сигналов Б на клемме 7Выше частоты сигйалов В на клемме 8.Сигналы В поступают на синхрониэирующий вход триггера 2 непосредственно, асигналы Б на синхронизируюший вход триггера 1 - с задержкой 1 элемента 5 задержки (фиг. 2 Г). Из-еа неравенства,50сравниваемых частот триггер 1 всегдавзводится раньше триггера 2 и на еговыходе образуется последовательностьимпульсов Е разной ширины. Начало этихимпульсов, отмеченных на диаграмме Е55косой, штриховкой, совпадает с моментомпоступления задержанного на 7 сигналабольшей частоты Б, а конец - с момен 8 4том поступления импульсов В меньшей частоты. Сброс обоих триггеров происходит после того, как они оба окажутся взведенными. При этом схема И-НЕ 4 фиксирует совпадение логических уровней на выходах триггеров 1 (фиг, 2 Е) и 2 (фиг. 2 Ж) и вырабатывает импульс И, сбрасывающий триггеры 1 и 2, Сброса триггера 3 не происходит, поскольку на его Б -входе присутствует логический нуль. Таким образом, в рассмотренной ситуации на выходной шине 9 вырабатываюпгя импульсы с длительностью, равной текущей временной задержке д 1 (фиг. 2) сигнала В относительно сигнала Г. На выходной шине 10 вырабатывают я импульсы Ж, длительностью которых, равной сумме задержек схемы И-НЕ 4 и триггера 2, по сравнению с периодом можно пренебречь. В альтернативном случае, когда частота сигналов Б ниже частоты сигналов В, последовательности импульсов будет образовываться уже на выходной шине 10.Если частоты сравниваемых сигналов равны, устройство осуществляет сравнение их фаэ. На фиг, 3 показаны три характерных случая: первый сигнал Г опережает второй сигнал В ( д Ч (О), сигнал Г отстает от сигнала В (й Ч 1 О); сравниваемые сигналы приходят одновременно ( йю =О). В первом случае сигналы с длительностью а 1 образуются на выходной шине 9, во втором - на выходной шине 10. В случае синфазности сравниваемых сигналов на обеих выходных шинах получаются импульсы пренебрежимо . малой щлительности.В режиме только фазового сравнения уровень управляющего сигнала А (фиг. 4) на шине 6 - единичный. Пусть на шину 7 устройства поступают импульсы информационного кода (фут. 4 Б), расположенные на случайных интервалах друг от друга, а на шину В - регулярные синхросигналы. Устройство всякий раз производит сравнение фазы поступившего кодового импуль са с фазой ближайшего синхросигнала на шине 8.Выделение ближайшего синхросигнала производится с помощью элемента задерж,ки 5 и триггера 3 следующим образом. Каждый импульс, поступивший на клемму 7, взводит триггер 3 и на 3 -входах триггеров 1 и 2 устанавливается разрешающий фаэовое сравнение единичный уровень напряжения (диаграмма Д на фиг. 4). После этого в зависимости, от очередности поступления сравниваемых сигналов5 98397либо на выходной шине 9, либо на выход- возной шине 10 вырабатывается сигнал,отражавший результат фазового сравне- гония (фиг. 4 Е, Ж). По окончании выход- много сигнала импульсом И с выхода схе- ю полнимы И-НЕ 4 все триггеры, в том числе и хтриггер Э сбрасываются и схема прихо мдит в исходное состояние. нТаким образом, предлагаемое устрой- рымтво отличается расширенными функщв- е выхьными возможностями, так как допус- рыкает работу со случайными сигналами.в Формула изобретения Частотно-фазовый компаратор, содержвший два основных триггера, соединенных выходами с соответствующими взодами логического элемента, выход которого 29 подключен к первым входам основных триггеров, о т л и ч а ющ и й с я тем, что, с целью расширения функциональных 8 6можностей за счет фазового сравненияайных информационных сигнаиа, в невведены дополнительный триггер и эле ент задериаи, причем первый вход до-,тельного триггера подключен к выоду логического элемента, входная клем а первого сравниваемого сигнала соедн ена с входом элемента задержки и втовходом дополнительного триггера,од элемента задержки соединен с вто м входом первого основного триггера, торой вход второго основного триггера ,соединен с входной клеммой второго срав ниваемого. сигнала, выход дополнительного триггера соединен с третьими входами основных триггеров, а третий вход дополнительного триггера соединен с шиной управляюшего сигнала. Источники информапии; принятые во внимание при экспертизе1. Патент США % 3710140,кл. 328-133, 1973.едактор Н. Его Тираж 989 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий3038, Москва, Ж-З 8, Раушскаи наб., д. 4/8 Заказ 9983/7 атент, г. Ужгород, ул. Проектнаа иал Составитель Б. ВеремейкинТехред Е.Харитончик Корректор С. Шекма