Устройство для вычитания

Свез СоветскиСоциалистичесииРеспублик Оп ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ п 693370(22) Заявлено 28,06.77 (21) 2500770/18 с присоединением заявки Рй 51)М. Кл. Ст 06 Р есудерстоеие оитот СССР о делом зоботоотрмт(71) Заявите на Ленина институт кибернетики АН Украин 54) УСТРОЙСТВО ДЛЯ ВЫЧИТАН Цель изобретения - упрощение уст- ройства для вычитания.Указанная цель достигается тем, что в устройство введены второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, инвертор и второй элемент задержки, причем нулевой выход первого тригтера соединен с первым входом второго элемента И, подключенного вторым входом к выходу первого регистра и выходом - ко входу первого элемента задержки и единичному входу второго триггера, соединенного нулевым входом с выходом второго элемента задержки, связанного входом с выходом первого элемента ИЛИ, соединенного первым входом с шиной сброса и вторым входом с выходом второго регистра, вход инвертора и первым входом третьего элемента И, подключенного вторым входом к нулевому выходу второго триггера, соединенного единичным выходом с первым входом четвертого элемента И, связанного вторым входом с выходом инвертора и выходом - с первым входом Изобретение о тиос итс числительной техники. Известны устройства собранные на двух реги мого и вычитаемого) и вычитателе на три вход Недостатком таких у ся сложность реализаци Известны более прос вычитания, в которых отс чатель 121. Наиболее бл является устроя к области в для вычитания страх (уменьшаеодноразрядном а 1 стройств являети вычитателя,тые устройства твует выч изким к предл йство для выч регистра и два агаемомутания, содержащее двапервый из кот триггера,ых соедин нулевым чным вх мета за шин оса входомдомдержк первого э ым выход ыхо перпервого элемента вым вх ройс тва доста ткотносит м акого ьная сло жность схемы суморый входит вматора на три входа,состав устройства.Э 8933второго элемента И Л 1, соединенного вт эрымвходом с выходом третьего эле ме нта И иВыходом - со входом второго регистре,Нв чертеже изображена структурнаясхема устройства для вычитания,Устройство содержит. два регистра 1и 2, два триггера 3 и 4, два элементазадержки 5 и 6, четыре двухвходовыхэлемента И 7-10, инвертор 11, двадвухвходовых элемента ИЛИ 12 13 и 10шину сброса 14,Единичный выход триггера 3 связенс первым входом элемента И 7 соединенного Вторым входом с Выходом регистра1, подключенного входом к выходу элемента И 7,Нулевой выход триггера 3 соединенс первым входом элемента И Я, подключенного вторым входом к выходу регист 20ра 1. Единичный вход триггера 4 связансо входом элемента задержки 5 и выходом элемента И 8. Выход элемента за. -держки 5 соединен с единичным входомтриггера 3, Нулевой вход триггера 4связан с выходом элемента задержки 6,соединенного Входом с выходом элементаИЛИ 12 подключенного первым входомк шине сброса и Вторым входом - к выходу регистра 2, первому входу элементаИ 9 и входу инвертооа 11.Единичный выход триггера 4 связанс первым входом элемента И 10, .соединенного вторым входом с выходом кнвертора 11. Выход элемента И 10 связан с первым входом элемента ИЛИ,.4соединенного вторым входом с Выходомэлемента И 9 подключенного вторым Входом к нулевому Выходу триггера 4. Выход элемента ИЛИ 13 соединен со Вхо-,1 Одом регистра 2. Нулевой вход триггера3 подключен к шине сброса 14,Устройство для вычитвнич работает следующим образом.65Б исходном состоянии устройства триггеры 3 и 4 устанавливаются в нулевое состояние сигналом, поступающим по шине сброса 14, Б регистр 1 по синхронизируюшим импульсам тактовой частоты после 50 дОВа тельно начиния с младших рвзрядовд записывается двоичный код Вычитаемого а в регистр 2 двоичный код уменьшиемс- го заносится по синхронизируюшим имиужьсвм, задержанным на полпериода огвосительно синхронизирующих импульсов ,. - гистра 1, На шину сброса 14 поступает серия временных сигналов, совпадающая со временем считывания с выхода р. -70 4гистра 2 последнего В-го разряда. Двоичные коды вычитвемого считываются сВыхода регистра 1 последовательно, начиная с младшего разряда. Так как исходном состоянии триггер 3 находится в нулевом состоянии, то элемент И 7 закрытединичным выходом триггера 3, а элемент И 8 открыт нулевым выходом тритгери 3. Со сдвигом на полпериода тактоВой чистоты с Выходи регистра 2 считывается последовательно, начиная с младшего разряда, двоичный код уменьшаемаго, который через элемент И 9, открытый нулевым выходом триггера 4 и элемент ИЛИ 13 (элемент И 10 закрыт единичным выходом триггера 4) поступаетна вход регистр 2.Таким образом, младшие разрядыуменьшаемого переписываются без изме-нения с Выхода регистра 2 на его входдо тех пор, пока триггер 4 не перейдетв единичное состояние,Триггер 4 установится в единичноесостояние первой младшей единицей двоичного кода вычитаемого, которая с выхода регистра 1 через элемент И 8, открытый нулевым Выходом триггера 3,поступает на единтргый вход триггера 4и вход элемента задержки 5.Первая-младшая единица двоичного кодв вычйтаемого с выхода регистра 1 наего вход не поступит, твк как элементИ 7 в это время закрыт единичным выходом триггера 3. Однако, все другиеразряды двоичного кода вычитиемого после первой младшей единицы перепишутсяс выхода регистра 1 на его вход без изменения через элемент И 7, открываемыйединичным выходом триггера 3 после поступления нв его единичный вход импульса первой единицы вычитаемого с выходаэлемента 5 задержки нв полпериода тактовой частоты. После установки триггера3 в единичное состояние элемент И 8закрывается, запретцая поступление импульсов с выхода регистра 1 на единичный Вход триггера 4. После перехода триггера 4 по импульсу первой младшей единицы вычитаемого в единичное состояние элемент И 9 закрывается, а элемент И 10 открывается и начинает пропускать инвертированный двоичный код уменьшаемого с выхода регйстра 2 на его вход через инвертор 11, элемент И 10 и эле мент ИЛИ 13,Инвертированный код уменьшаемого записывается в ретистр 2 до тех пор5 6933пока на выходе регистра 2 не появитсяпервая единица двоичного кода уменьшаемого. Импульс первой (считая с номераразряда уменьшаемого, совпадающего сномером разряда млащдей единицы вычитаемого) единипы уменьшаемого поступает с выхода регистра 2 на закрытый нулевым выходом триггера 4 элемент И 9,на вход инвертора 11 и через элементИЛИ 12 на вход элемента 6 задержкина полпериода тактовой частоты. Этотимпульс с помощью инвертора 11 закроет элемент И 10, вследствие чего навход регистра 2 импульс в этом разрядене поступит, Спустя полпериода тактовой15частоты, импульс первой единицы уменьшаемого с выхода элемента задержки 6поступит на нулевой вход триггера 4 иустановит его в нулевое состояние, Пос 20ле возврата триггера 4 в нулевое состояние все последующие разряды уменьшаемого переписываются без изменения с выхода регистра 2 через элемент И 9, открытый нулевым выходом триггера 4, и элемент ИЛИ 13 на вход регистра 2 до последнего И-го разряда включительно,После одного цикла вычислений, когдаодна единица кода вычитаемого уменьшает двоичный код вычитаемого на величину этой единицы, временной импульс, совпадающий с окончанием записи последнего йго разряда уменьшаемого с выходарегистра 2 на его вход, поступает нашину сброса 14 и возвращает триггеры 335и 4 в нулевое состояние. В результатеустройство возвращается в исходное состояние; триггеры 3 и 4 находятся в нулевом состоянии, с выходов регистров 1и 2 поступают младшие разряды двоичных кодов промежуточных вычислений,В следующем цикле вычислений устройство работает аналогично до тех пор,пока в регистре 1 не останется нулевоесодержимое, В этом случае в регистре2 зафиксируется двоичный код разности,а триггеры 3 и 4 будут находиться в нулевом состоянии.Если уменьшаемое меньше вычитаемого, то разность фиксируется в дополнитель,оном коде. П р и м е р 1. Требуется вычислить разность 73-44 = 29. Двоичный код вы 55 читаемого Х ) -- 0.0101100 (точкой отделен зцаковый разряд) записывается в регистр 1, а двоичный код уменьшаемого 1 о: 0.1001001 - в регистр 2. 70 ьТриггер 3 стирает младшую единицу кода вычитаемого, которая переводит триггер 4 в единичное состояние. Двоичный код уменьшаемого до установки триггера 4 в единичное состояние переписывается в регистр 2 без изменения, а пооле установки триггера 4 в единичное соо тояние инвертируется до сброса триггера 4 в нулевое состояние.Триггер 4 сбрасывается в нулевое состояние после инвертирования первой единицы уменьшаемого. При нулевом состоянии триггера 4 остальные разряды кода уменьшаемого переписываются в регистр 2 без изменения. Таким образом, после первого цикла вычислений имеемХ 0.010100Уо 0.10010010 1000101Х 0.0101000В коде вычитаемого подчеркнута первая младшая единица, начиная с которой происходит инвертирование кода уменьшаемого, а в коде уменьшаемого подчеркнуты разряды, подлежащие инвертированию,Во втором пикле вычислений получимХ 0.0101000уо.тбооо 10.0111101Х 20. 0100000После третьего пикла вычислений получим двоичный код разности 15 = 29Х 3 0.0.00000, О.ОТ 11101У 0.0011101ХО,ОООООООП р и м е р 2. Требуется вычислить разность 44 - 73: -29.В первом цикле вычислений имеемХо 0.1001001у 0.0101 ГОО(0.0 10 1 01 1Х 0.1001000После второго цикла вычислений полу-. чим У 0.01 бГО 11У 0.0100011Х 0.1000000В третьем цикле получаем разность7 ЫМ 7В последнем случае после окончания цикла триггер 4 сбрасывается в нулевое и состояние временным сигналом, поступающим по шине сброса 14 через элемент ИЛИ 12 и элемент задержки 6 на нулевой вход триггера 4. Х 0.01 ООООО 1.0 Т 01 011.разность (-73) - (+44) = -117, Б этомслучае уменьшаемое записывается в10регистр 2 в дополнительном коде. После первого цикла вычислений имеемХ 0.0101100У 1.0110 Т 111,0110011Х0.0101000После второго цикла вычислений имей ХО,0101000, 1.0110011У 1. О 1 О 1 О 3 125После третьего цикла вычислений получим разность ф,= -3.17 и дополнител ном коде П р и м е р 4. Требуется вычи:литьразность (73) - (-44) = 117. В этомслучае вычитаемое записывается в регистр1 в дополнительном коде.После первого пикла вычислений имеУ, 0,1000101 Х 1.1010000После второго цикла вычислений имех 1,1010000О.1 ООО 1 О 11 0.013.0101Х 31000000После третьего цикла вычислений имеЯПосле четвертого цикла вычисленийолучим разность у = 117Х 1,0000000У "1.1110101У 0111 О 1х о.оооооооКак видно из примеров, знаковый разряд уменьшаемого и вычитаемого обрабатывается наравне с другими разрядамикодов.Формула изо бре те нияУстройство для вычитания, содержшее два регистра и два триггера, первыйиз которых соединен нулевым входом сшиной сброса, единичным входом - с выходом первого элемента задержки, единичным выходом - с первым входом первого элемента И, соединенного вторымвходом с выходом первого регистра, соединенного входом с выходом первого элемента И, отличающееся тем,что, с целью упрошения устройства, в него введены второй, третий и четвертыйэлементы И, первый и второй элементыИЛИ, инвертор и второй элемент задержки, причем нулевой выход первого триггера соединен с первым входом второгоэлемента И, соединенного вторым входом с выходом первого регистра и выходом - со входом первого элемента задержки и единичным входом второго триггера соединенного нулевым входом с выходом второго элемента задержки, соединенного входом с выходом первого элемента ИЛИ, соединенного первым входомс шиной сброса и вторым входом - с выходом второго регистра, входом инвертора и первым входом третьего элементаИ, соединенного вторым входом с нулевым выходом второто триггера, соединенного единичным выходом с первым входом четвертого элемента И, соединенного вторым входом с выходом инвертораи выходом - с первым входом второгоэлеметна ИЛИ соединенного вторым входом с выходом третьего элемента И ивыходом - со входом второго регистра;Источники информации,принятые во внимание при экспертизе1 . Справо гник по цифровой вычислительной технике, Киев, "Техника, 1974,с. 188, рис. 4,2662. Авторское свидетельство СССРЕо 278221, кл. Я 06 У 7/50, 1969.3. Авторское свидетельство СССРоставитель В, Береехред И, Астолощ О. Колесникова Пож з 6082/19 ЦНИИПИ осу по делам 113035, Москваомнте открытий шская наб.,4/5 ППП "Патентф, г. Ужгброд, ул, 71 роектная,