Запоминающее устройство

ОП ИСАНИИ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскнхСоцналнстнческмхРесттубпнк 1 о 963089(5)М, Кл. 611 С 11700 с присоединением заявки 3 Ьвуавретюв юевтет СССР йо йейаи яеебретення в. открцтивОпубликовано 30 09 82 Бюллетень36 Дата опубликования описания 03 10 82(71) Заявитель аднотехнический институт н 4) ЗАПОМИНАЮЩЕЕ УСТРОЙС торые входы ,разрешения шиной управл рных и вторых едине.тьиымиблокоторыхаппси, т,вентилей, ны с шино входы - с входами пе ков,выходь с входами элементов ходных бло ия и т блока счпты трехвходовых и вторыми и ания соединены мажоритарных одами вторых вы си, выходы пер- локов 2 . ков, шины эапых выходных ых и вто микот тора авленная пель достиг поминаюшее устройо Изобретение относится к запоминающим устройствам и может быть использовано при изготовлении больших интег-ральных схем запоминающих. устройств спроизвольной выборкой (ЗУПВ)со словар(ЗУ), которое содержит матрицу элементов памяти, схемы логики обрамления икоррекции, дополнительные элементы памяти, ноэволяющие производить коррекциЮОодного отказавшего элемента памяти вкаждой строке матрицы 1),Недостаток данного устройства - низ-кая надежность,Наиболее близким к предлагаемомуявляется ЗУ, содержащее дешифратор адреса слова, соединенный с адреснымишинами матрицы элементов памяти, раз-рядные шины которой соединены с выходами вентилей и информационными, входа,блока считывания, управляющие входыорого подключены к выходам дешифра,адреса разряда и первым входам Недостатком известного уетройства является то, что оно позволяет произво-: дить коррекцию дефектных элементов памяти только и одной из трех подматриц ; матрицы элементов памяти, за счет чего используется только часть матрицы эле-, ментов памяти и, следовательно, умень; шается эффективная информапионная ем-кость устройства.Бель изобретения - повышение эффек-.; тивной информационной емкости устройствва.Пост ается тем, ;что в за ств, содержа Г.)63( )8 9шее дешифраторы адрес а. мажоритарные элементы, блок считьвания, первую группу элементов И, блоки вывода данных и элементы памяти, адресные входы которых соединены с выходами первого дешифра тора адреса, инверсные входы элементои ламяти подключены соответственно к инверсным выходам элементов И первойгруппы, прямые выходы которых соединены с выходами элементов памяти и ин формационными входами блока считывания, управляющие входы которого подключены к выходам второго дешифратора адреса и первым входам элементов И первой группы, входы мажоритарных элементов соедииены с выходами блока считывания, одни из выходов которого подключены к первым входам одних из блоков вывода данных, вторые входы элементов И первой группы объединены и являются входом разре- щ Шения записи устройства, а третьи входы являются управляющим входом устройствасоединены со вторыми входами одних и первыми входами других блоков вывода данных, введены. дешифратор исправных д 5 ячеек памяти, вторая, третья и четвертая группы элементов И, элементы ИЛИ и логические блоки,. первые входы которых объединены и являются уходом стробирования устройства, вторые, третьи и четвертые входы логических блоков являются входами записи устройства, а выходы подключены соответственно к четвертым входам элементов И первой группы, первый и второй входы дешифратора исправных ячеек памяти соединены с четвертыми35 входами одних из логических блоков, а стробируюший вход соединен с первыми входами элементов И второй группы и первыми входами логических блоков, пя 40 тые входы которых подключены к выходам дешифратора исправных ячеек памяти и первым входам элементов И третьей и четвертой групп, выходы которых соединены с входами первого и второго элемен 45 тов ИДИ соответственно, выходы которых подключены соответственно ко вторым входам одних из элементов И второй группы, выходы которых соединены с первыми входами третьего и четвертого элементов ИЛИ соответственно, выходы которых подключены ко вторым входам других блоков вывода данных, а вторые входы - к выходам других элементов И второй группы, вторые входы которых соединены со вторыми входами одних из элементов И третьей. группы и другими выходами блока счйтывания, одни из выходов которого подключены ко вторым входам других элементов И третьей группы, вторые входы элементов И четвертой группы соединены с выходами мажоритарных элементов.Каждый логический блок содержит элементы И и пятый элемент ИЛИ, входы которого подключены к выходам элементов И, причем первые входы первого и второго элементов И и инверсный вход третьего элемента И объединены и являются первым входом блока. вторым и третьим входами которого являются соответственно прямой вход третьего элемента И и второй вход второго элемента И, второй вход первого элемента И является четвертым входом блока, пятым входом и выходом которого являются соответственно третьи входы первого и второго элементов И и выход пятого элемента ИЛИ.На фиг, 1 приведена функциональная схема предлагаемого устройства; на фи . 2- функциональная схема логического блока.Устройство содержит первый дешифра- тор 1 адреса, предназначенный для дешифрации адреса слова, с выходами 2, элементы 3 памяти, элементы И 4 первой группы, блок 5 считывания с информационными 6 и управляющими 7 входами, второй дешифратор 8 адреса, предназначенный для дешифрацни адреса разряда, вход 9 разрешения записи и управляющий вход 10 устройства, блоки 11 и 12 вывода данных с выходами 13, логические блоки 14 с первыми входами 15, дешифратор 16 исправных ячеек памяти, элементы И 17 второй группы, вход 18 стробирования и входы 19 - 22 записи устройства и пятые входы 23 логических блоков, третью 24 и четвертую 25 группы элементов И, мажоритарные элементы 26 с входами 27 и, выходами 28, первый 29, второй 30, третий 31 и четвертый 32 элементы ИЛИ, Элементы памяти организованы в матрицу 33, разделенную на подматрицы 34, Каждый логический блок содержит (фиг, 2) первый 35, второй 36 и третий 37 элементы И и пятый элемент ИЛИ 38. Ус тройс тво работае т следуюшим образом.Работу устройства рассмотрим на примере ЗУЛВ с четырьмя одновременно опрашиваемыми и образующими одну подматрицу элементами 3 памяти матрицы 33 (см. фиг, 1), т. е. когда из каждой из четырех подматриц 34 одновременно опрашивается по одному элементу 3 памяти,5 9630В случае когда матрица 33 (фш . 1)исправна полностью или на три четверти(в одной из подматриц 34 есть хотя бодин отказавший элемент 3 памяти) илинаполовину ( отказавшие элементы,3 па-мяти есть в двух подматрицах 34), работа устройства происходит обычным образом. При записи информации на соответствующие входы 19 - 22 устройства подаются сигналы записи на входы 9 и 10разрешения записи и управления. На вход18 подается нулевой потенциал. При этомв логических блоках 14 элементы И 35и 36 (фиг. 2) закрыты, а сигналы с соответствующих входов 19 - 22 поступаютчерез открытые элементы И 37 на входысоответствующих элементов И. Тем самымв опрашиваемые элементы памяти 3 подматриц 34 опрашиваемого слова матрицы 33 происходит запись входной информации.В режиме считывания сигналы по входам 9 и 19 - 22 отсутствуют. При этомэлементы И закрыты, а сигналы о состоянии опрашиваемых элементов 3 памя ти поступают с выходов блока 5 считывания на выходы 13 устройства без изменения, поскольку нулевой сигнал навходе 18 держит закрытыми дешифратор16 и элементы И 17, 30В случае, когда в матрице 33 элементов 3 памяти исправна только одна подматрица 34, а в остальных трех подматрицах 34 имеется не более одного отказавшего элемента 3 памяти из трех одновременно опрашиваемых для каждого слова, работа устройства происходит следующим образом,На вход 18 подается единичный сигнал. На входы 21 и 22 подаются сигналы, которые указывают какая из подматриц 34 исправна, Например,сигналы00, 10, 01, 11 указывают соответственно, что исправными являются первая,вторая, третья или четвертая подматрицы 34 матрицы 33. Тогда в режиме записи информации при подаче сигналов записи на входы 19 и 20 и 9 и 10 в соответствии с сигналами на входах дешифраторов 1 и 8 происходит запись информации в опрашиваемые элементы 3 памятиматрицы 33. При этом на одном из выходов дешифратора 16 устанавливаетсяединичный сигнал, который открываетэлемент И 35 в одном из блоков 14, и55входная информация, поступающая по входу 20, заносится для хранения в элемент3 памяти исправной матрицы 34. Одновременно в три другие подматрицы 34 89 6заносится для хранения информация, поступающаяпо входу 19. поскольку элементы И 36 в блоках 14 открыты нулевыми сигналами на входах 23 с соответствуюших выходов дешифратора 16.В режиме считывания сигналы на входах 19, 20 и 9 отсутствуют, При этомэлементы И 4 закрыты, а сигналы о со-.стоянии опрашиваемых элементов 3 памяти матрицы 33 поступают с выходов блока 5 на вторые входы элементов И 24 ивходы 27 мажоритарных элементов 26,На выходе одного из мажоритарных элементов 26 появляется правильный сигнал,считываемый с трех дефектных подматриц 34, у которых в опрашиваемом слове имеется не более одного отказавшегоэлемента 3 памяти согласно условию отбраковки при изготовлении устройства.Этот правильный сигнал поступает навход одного из элементов И 25 которыйоткрыт сигналом с одного иэ выходовдешифратора 16. Одновременно этот сигнал открывает и один из элементов И 24,тем самым выделяя сигнал с опрашиваемого элемента 3 памяти исправной подматрииы 34. Оба этих правильно считанныхсигнала поступают через элементы ИЛИ29 и 30, одни из элементов И 17, элементы ИЛИ 31 и 32 и блоки 11,на выходы устройства, Сигналы, с выходов блока 5 считывания не поступают на выходыустройства, поскольку они поступают навходы закрытых сигналом на входе 18других элементов И 17,В случае, когда в матрице 33 элементов 3 памяти нет полностью исправныхподматриц 34, но имеется, как минимумтри подматрицы 34, в которых имеетсяне более одного отказавшего элемента 3памяти из трех одновременно опрашиваемых для каждого слова, работа устройства происходит аналогично вышеописанномуслучаю.На вход 18 подается единичный сигнал. На входы 21 и 22 подаются сигналы, указывающие, какая иэ подматриц 34не используется. Сигнал записи подаетсяна вход 19 и снимается с одного из выходов 13 устройства.Таким образом предлагаемое устройство, выполняя те же функции храненияинформации, что и известное, позволяетиспользовать устройства с одной четвертью от полной емкости матрицы элементов памяти при условии, что имеется какминимум при подматрицы 34 иэ четырехдефектных, в которых имеется не болееодного отказавшего элемента памяти из7 96308 трех одновременно 6 опрашиваемых для каждого слова, При производстве извест. ,ные устройства при таких условиях расположения отказавших элементов памяти отбраковываются, поскольку при эксплуата- ции неизвестно на каких позициях расположены отказавшие элементы памяти. ТехВнико-экономическое преимушества предлагаемого ЗУ заключается в том, что оно дозволяет увеличить используемую инфор мационную емкость в два раза по сравнению с прототипом при условии, что имеет;ся одна полностью исправная подматрица, а в остальных трех подматрицах имеется не более одного отказавшего элемента памяти из трех одновременно опрашиваемых для каждого слова, тогда как в прототипе при таких условиях расположения отказавших элементов памяти использовалась только одна четверть информационной емкости. 1, Авторское свидетельство СССР Му 746741, кл. 6 11 С 11/ОО, 1978. 2, Городний А. В., Корнейчук В. И; Проблемы высоконадежной памяти. - фАвтоматика и телемеханика", 1974, % 7,с, 160 (прототип), Формула изобретения 1, Запоминающее устройство, содержащее дешифраторы адреса, мажоритарные элементы, блок считывания, первую группу элементов И, блоки вывода данных и элементы памяти, адресные входы которых соединены с выходами первого дешифратора адреса, инверсные входы элементов памяти подключены соответственно к инверсным выходам элементов И первой группы, прямые выходы которых соедине ны с выходами,элементов памяти и инфор-З 5 мационными входами блока считывания, управляющие входы которого подключены к выходам второго дешифратора адреса и первым входам элементов И первой группы, входы мажоритарных элементов со единены с выходами блока считывания, одни из выходов которого подключены к первым входам одних из блоков вывода данных, вторые входы элементов И первой группы объединены и являются входоь. 45 .разрешения х записи устройства, а третьи входы являются управляющим входом устройства и соединены со вторыми входами одних и первыми входами других блоков выводаданных, отличающееся у тем, что, с целью повьппения эффективной информационной емкости, оно содержит дешифратор исправных ячеек памяти, вторую, третью и четвертую группы элементов И, элементы ИЛИ и логические блоки, ц первые входы которых объединены и являются входом стробирования устройства, вторые, третьи и четвертые входы логи 9 8ческих блоков являются входами записиустройства, а выходы подключены соответственно к четвертым входам элементов И первой группы, первый и второйвходы дешифратора исправных ячеек памяти соединены с четвертыми входами однихиз логических блоков, а стробирующийвход соединен с первыми входами элементов И второй группы и первыми входамилогических блоков, пятые входы которыхподключены к выходам дешифратора исправных ячеек памяти и первым входам элементов И третьей и четвертой групп,выходы которых соединены с входами первого и второго элементов ИЛИ соответственно, выходы которых подключены соответственно кс вторым входам одних иээлементов И второй группы, выходы которых соединены с первыми входами третьего и четвертого элементов ИЛИ соответственно, выходы которых подключены ковторым входам других блоков вывода дан-ных, а вторые входы - к выходам другихэлементов И второй группы, вторые входыкоторых соединены со вторыми входамиодних из элементов И третьей группы .идругими выходами блока считывания, однииз выходов которого подключены ко в.торым входам других элементов И третьейгруппы, вторые входы элементов И четвертой группы соединены с выходами,мажоритарных элементов,2. Устройство по п, 1, о т л и ч а юш е е с я тем, что кагкдый логическийблок содержит элементы И и пятый элемент ИЛИ, входы которого подключены квыходам элементов И, причем первые входы первого и второго элементов И и инверсный вход третьего элемента И объединены и являются первым входом блокавторым и третьим входами которого являются соответственно прямой вход третьегоэлемента И и второй вход второго элемента И, второй вход первого элемента Иявляется четвертым входом блбка, пятымвходом и выходом которого являются соответственно третьи входы первого и второго элементов И и выход пятого элемен"та ИЛИ,Источники информации,принятые во внимание при экспертизе