Устройство микропроцессорной связи

(И)М. Кл С 06 Р 3/04 с присоелиненнеее заявки М Гееударстеениый квинтет СССР ао лелем нзооретеинй н открытий(23) Приоритет Опубликовано 07.06.82, Бюллетень М 21 (53) УДК 681.31,088.8) Дата опубликования описания 07.06,82(7) Заявитель ское производственное объединени им. ВГ 1.:91. ТРОЙСТВО МИКРОПРОЦЕССОРНОЙ СВЯЗ 1Изобретение относится к вычислительной технике, в частности к средствам микропроцессорного управления, иможет найти применение в системах управления сбора и обработки информациии измерительных системах.5Известно устройство, содержащеекоммутаторы, триггеры, формирователии регистр 1 .Недостаток данного устройствабольшой объем оборудования,Наиболее близким к предлагаемомупо технической сущности является уст.ройство, содержащее регистр состояний, первый коммутатор, двунаправ"ленныйкоммутатор, три триггера, триформирователя сигнала, семь элементов И и элемент задержки Г 21.Недостаток известного устройстванизкая эффективность и надежностьпри организации обмена.20Цель изобретения " повышение коэффициента использования оборудованияи его надежности,Поставленная цель достигается тем что в устройство микропроцессорной связи, содержащее первый коммутатор, группа входов которого соединена с первой группой входов устройства, группа выходов которого соединена с выходами первого коммутатора, двунаправленный коммутатор, соединенный двусторонними связями с шиной данных микропроцессора и общей шиной, регистр состояний, группа входов которого соединена со второй группой входов устройства, три триггера, три формирователя сигнала, семь элементов И и элемент задержки, выход которого соединен с первым входом первого тригге" ра, выходы первого и второго формирователей сигнала соединены соответственно с первым и вторым выходами устройства, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с третьим, чет вертым, пятым и шестым выходами устройства, введены два кбммутатора, 93446 б фсчетчик, пять элементов ИЛИ и три элемента И, причем, первый вход устройства соединен со входом первого коммутатора и первыми входами двунаправленного коммутатора и первого, второго, третьего и четвертого элементовИ, второй вход устройства соединенсо вторым входом первого триггера ипервыми входами второго триггера ирегистра состояний, первый выход которого соединен со вторыми входамипервого и второго элементов И, третьи входы которых соединены со вторым выходом регистра состояний, третий и четвертый выходы которого соединены со вторыми входами соответственно третьего и четвертого элементов И,.третий вход устройства соединен со входом первого формирователясигнала и первым входом первого элемента ИЛИ, выход которого соединенсо входом элемента задержки, четвертый вход устройства соединен со вторыми входами двунаправленного коммутатора и первого элемента ИЛИ, пятыйвход устройства соединен со вторымвходсм регистра состояний и черезвторой формирователь сигнала - с первым входом третьего триггера, выходкоторого соединен с первым входомвторого элемента ИЛИ, выход которогосоединен с седьмым выходом устройства, шестой вход которого соединен совторым входом второго триггера, выходкоторого соединен со входом восьмогоэлемента И, седьмой вход устройствачерез восьмой элемент И соединен совторым входом второго элемента ИЛИ,выходы первого коммутатора соединенысо входами второго и третьего коммутаторов, выход второго коммутатора соединен с первыми входами пятого, шестого и седьмого элементов И,выходы которых соединены с восьмым,девятым и десятым выходами устройства соответственно, первый, второй итретий выходы третьего коммутаторасоединены соответственно с первымивходами девятого и десятого элементов И и входом второго коммутатора,выходы первого и второго элементовИ через третий элемент ИЛИ соединены со входом четвертого элемента ИЛИи вторым входом пятого элемента И,выходы третьего и четвертого элементов И через пятый элемент ИЛИ соединены со вторыми входами шестого иседьмого элементов И и входом четвертого элемента ИЛИ, выход которогоВнешнее устройство 29 обмена данными представляет собой ячейки памя-ти (ОЗУ, ПЗУ, ППЗУ и т, д.) или портысчитывания или записи информации извнешних устройств ввода-вывода и обоозначает функциональное объединениепамяти и портов.Предлагаемое устройство работаетследующим образом.В первом машинном такте микропроцессор выставляет на коммутаторе 2адрес очередной команды.На регистре 1 микропроцессорвыставляет код слова состояния.Это слово является байтом состояния микропроцессора, который определяет тип машинного цикла, к выполнению которого микропроцессор приступает в данный момент. Типы машинныхциклов процессора могут быть: записьили считывание из памяти, обращение 0 15го36 Э 5 соединен с первым входом счетчикаи через последовательно соединенныедевятый элемент И и третий формирова"тель сигнала - с третьим входом второго элемента ИЛИ, восьмой вход устройства соединен со вторым входом десятого элемента И, выход которогочерез счетчик соединен со вторым входом третьего триггера и третьим входом десятого элемента И, выход перво. го формирователя сигнала соединен с третьим входом седьмого элемента И.На чертеже приведена блок-схема устройства.Устройство содержит регистр 1 состояний, коммутаторы 2-4, двунаправленный коммутатор 5, счетчик 6, триггеры 7-9, элементы ИЛИ 10-14, элементы И 15-24, элемент 25 задержки, формирователи 2 бсигнала и внешнееустройство 29.Коммутатор 2 предусмотрен для раз.деления и сопряжения внутренней шины магистрали микропроцессора с внешней магисталью, а также для формирова. ния уровней и фронтов адресных сигналов. Кроме того, коммутатор используютдля отключения устройства от общеймагистрали в случае передачи ее другому ведущему модулю в режиме работы многопроцессорной системы.Двунаправленный коммутатор 5 используют для сопряжения шин данных микропроцессора с общей магистралью.Регистр 1 предусмотрен для фиксации байта слова состояния микропроцессора.5 934466 6 к стековой памяти, запись или считы- выставляются выбранные данные котоФ вание внешних устройств ввода-вывода, рые поступают на коммутатор 5. разрешение прерывания и разрешение Формирование сигнала задержанной останова. Биты состояния микропроцес- готовности происходит в случае если1 сора с выхода регистра 1 поступаюткоммутатор 4 после дешифрации постуна входы элементов И 15-18, в кото- пающего на его вход адреса опредерых формируются магистральные коман- ляет, что этот адрес входит в группу ды чтения или записи. Имеется четыре медленно действующих устройств, В типа магистральных команд: запись ин- этом случае активизируется выход формации в устройство ввода-вывода, 1 О коммутатора 4, сигнал с которого по- запись информации в устройство памя- ступает на вход элемента И 24. Через ти, считывание информации из устройст- открытый элемент И 24 импульсы прохова авода-вывода, считывание информа" дят на счетчик 6, который начинает ции из устройства памяти, при помощи отсчет. После отсчета того числа имкоторых устройство посредством маги-. 1 З пульсов, на которое счетчик б запрострали обращается к другим модулям граммирован, на его выходе возникаетсигнал готовности, который поступаетВзаимодействие микропроцессора с на вход запрета элемента И 24 и на одной стороны и общей магистрали ин- вход триггера 9. В результате эапретерактивное. При обращении к внешне та элемента И 24 прекращается подача му устройству 29 микропроцессор в лю- импульсов на вход счетчика 6, который бом случае ожидает ответную реакцию останавливается в этом фиксированном этого устройства: готовность. положении. Для синхронизации с внешСигнал общей готовности формиру- ними синхроимпульсами на другой вход ется следующим образом. триггера 9 подаются магистральные синПосле возникновения одной из ко- хроимпульсы. Сигнал задержанной готовманд обращения активизируется один ности поступает на элемент ИЛИ 11 и из входов ИЛИ 12 и 14, элемент 12далее на вход готовности микропрофункционально группирует команды за- цессора.писи, а элемент 14 - команды чтения, формирование готовности от команды Обе группы объединяются далее на записи происходит следующим образом, входах элемента ИЛИ 13 и с его выхо- Команды записи функционально объ. да поступают на элемент И 23. На дру- единяются в элементе ИЛИ 14 и через гой его вход с коммутатора 4 поступа-элемент ИЛИ 13 поступают на вход эле. ет разрешающий сигнал для адресных мента И 23 и на вход элемента И 24г брупп быстродеиствующих внешних уст- В зависимости от того какой иэ выч3ч р чроиств, Сформированный таким образом ходов коммутатора 4 активизируется, сигнал с элемента И 23 поступает че- подобным образом, как при считыварез формирователь 28 на элемент ИЛИ 11 нии, формируется сигнал опережающей и с его выхода на выход устройства, или .задержанной готовности. Од овременно сигнал чтения поступаетО н4 ООсновные команды записи во внешна элемент ИЛИ 1 О и далее через эле- нее устройство 29 обмена данными вконъюнкции с разрешающим сигналомОдновременно происходит формирова- коммутатора 3 формируются в элеменние команды для чтения информации с те И 20.внешнего устройства обмена данными, Через элемент И 21 дополнительная Для этой цели с выхода элемента ИЛИ 14 команда записи в конъюнкции с сигнакоманда чтения поступает на вход эле- лом коммутатора 3 поступает на вход мента И 19, а с выхода коммутатора 3 внешнего устройства 29, Сигнал чтепоступает разрешающий сигнал. Если в ния проходит через элемент ИЛИ 1050У коммутаторе 4 внешние адреса определя- элемент 25 и поступает на вход тригются по его быстродействию, то в ком- гера 7, который переключается и сбрамутаторе 3 происходит формирование сывает регистр 1 в исходное состоя- сигнала разрешения для определенного ние, следовательно, кончается основ- адреса, или массива адресов подмно- ная команда записи, В результате дейжеств групп быстродействия. При сов-ствия элемента 25 между задними фрон- падении этих сигналов на выходе эле- тами основной команды записи и дополмента И 19 появляется команда чтения нительной команды записи образуется и на выходе внешнего устройства 29 сдвиг по времени 7 . Это необходимо45 50 55 для устранения эффекта переходного " процесса, который вызывается в шинах данных задним Фронтом основной команды записи в случае совпадения с задним фронтом дополнительной команды записи. Эти переходные процессы могут быть Фиксированы в ячейке памяти или регистра вывода внешнего устройства обмена данными и вызвать запись искаженной информации, Специфическим режимом задержанной готовности является работа микропроцессора в шаговом режиме.Для перехода на шаговой режим на вход устройства поступает активныйсигнал, который снимает запрет с элемента И 22, На другой его вход поступает сигнал. с выхода триггера 8, который активизируется передним Фронтом синхроимпульса в начале каждого машинного цикла. Активный сигнал с выхода триггера 8 через открытый элемент И 22 поступает на вход запрета элемента ИЛИ 11, в результате чего последний закрывается и блокирует поступление сигналов готовности внешнего устройства. Переход процессора к выполнению следующего машинного цикла осуществляется при подаче сигнала разрешения на триггер 8, По переднему фронту этого сигнала триггер 8 устанавливается в положение, при котором на его выходе устанавли" вается сигнал, закрывающий элемент И 22, Вследствие этого снимается запрет с элемента ИЛИ 11 и сигналы готовности с других входов этого элемента проходят на седьмой выход устройства. Возврат триггера 8 в положение блокировки следующего шага происходит по переднему фронту синхроимпульса последующего машинного цикла, на котором микропроцессор перехо. дит в состояние ожидания,Для выхода из шагового режима не. обходимо снять активный сигнал со входа устройства и тем самым подать запрет на вход элемента И 22.Таким образом, предлагаемое устройство позволяет повысить эффектив. ность обмена микропроцессора с магистралью при больших скоростях его работы и надежность за сцет компенсации задержки распространения сигналов.формула изобретенияУстройство микропроцессорной связи, содержащее первый коммутатор, группа входов которого соединена с 10 15о2050 35 первой группой входов устройства,группа выходов которого соединенас выходами первого коммутатора, двунаправленный коммутатор, соединенныйдвусторонними связями с шиной данныхмикропроцессора и общей шиной, регистр состояний группа входов которого соединена со второй группой входов устройства, три триггера, три формирователя сигнала, семь элементов Ии элемент задержки, выход которогосоединен с первым входом первого триггера, выходы первого и второго Формирователей сигнала соединены соответственно с первым и вторым выходамиустройства, выходы первого, второго,третьего и четвертого элементов И со.единены соответственно с третьим,четвертым, пятым и шестым выходамиустройства, о т л и ч а ю щ е е с ятем, цто, с целью повышения коэффициента использования оборудования иего надежности, в него введены двакоммутатора, счетчик, пять элементовИЛИ и три элемента И, причем первый вход устройства соединен со входом первого коммутатора и первымивходами двунаправленного коммутатораи первого, второго, третьего и четвер.того элементов И, второй вход устройства соединен со вторым входом первого триггера и первыми входами второго триггера и регистра состояний,первый выход которого соединен совторыми входами первого и второгоэлементов И, третьи входы которыхсоединены со вторым выходом регистрасостояний, третий и цетвертый выходыкоторого соединены со вторыми входамисоответственно третьего и четвертогоэлементов И, третий вход устройствасоединен со входом первого формирователя сигнала и первым входом первогоэлемента ИЛИ, выход которого соедйненсо входом элемента задержки, четвертый вход устройства соединен со вторыми входами двунаправленного коммутатора и первого элемента ИЛИ, пятыйвход устройства соединен со вторымвходом регистра состояний и черезвторой Формирователь сигнала - с первым входом третьего триггера, выходкоторого соединен с первым входом второго элемента ИЛИ, выход последнегосоединен с седьмым выходом устройства, шестой вход которого соединен совторым входом второго. триггера, выходпоследнего соединен со входом восьмого элемента И, седьмой вход устройст9 9344 ва через восьмой элемент И соединен со вторым входом второго элемента ИЛИ, выходы первого коммутатора соединены со входами второго и третьего коммутаторов, выход второго коммутатора соединен с первыми входами пятого, шестого и седьмого элементов И, выходы которых соединены с восьмым, девятым и десятым выходами устройства соответственно, первый, второй и третий 1 О выходы третьего коммутатора соединены соответственно с первыми входами девятого и десятого элементов И и входом второго коммутатора, выходы первого и второго элементов И через тре- и тий элемент ИЛИ соединены со входом четвертого элемента ИЛИ и вторым входом пятого элемента И, выходы третьего и четвертого элементов И через пятый элемент ИЛИ соединены со вторыми рр входами шестого и седьмого элементов 66 10И и входом четвертого элемента ИЛИ,выход которого соединен с первым вхо"дом счетчика и через последовательносоединенные девятый элемент И и тре. тий формирователь сигнала - с третьимвходом второго элемента ИЛИ, восьмойвход устройства соединен со вторымвходом десятого элемента И выходкоторого через счетчик соединен совторым входом третьего триггера итретьим входом десятого элемента И,выход первого Формирователя сигналасоединен с третьим входом седьмогоэлемента И,Источники информации,принятые во внимание при экспертизеПатент СВА Мф 4090248,кл. 364"900, опублик. 1978.2. Авторское свидетельство СССРУ 734657, кл. С 06 Р 3/04, 1978