Многопрограммный делитель частоты

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублии ои 924866(22) Заявлено 14,02.80 (21) 2881459/18-21с присоединением заявки рв(5)М, Кл. Н 03 К 23/02 ФЬоударстекниый комитет СССР во делам изобретений н открытий(54) МНОГОПРОГРАИИНЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ Изобретение относится к импулЬсной технике и может быть использо" вано в устройствах, где необходимо деление последовательности входных импульсов на число (как целое так и дробное), задаваемое в процессе работы устройства соответствующим управляющим сигналом.Кроме того, предлагаемый делитель может быть использован для распределения счетных импульсов по К выход" ным шинам, где К задается в процессе работы устройства соответствующим управляющим сигналом.Известен делитель частоты с прот 5 граммным управлением, содержащий коммутатор входных импульсов, три счетчика импульсов, три логических элемента ИЛИ, осуществляющих коммутацию поступления импульсов из счетчика 11.Недостатком известного устройства является большое количество сбору" дования и значительная сложность устройства. Наиболее близким техническим решением к предлагаемому является многопрограммный делитель частоты, со"держащий два выходных логических эле"мента ИЛИ-НЕ и два и-разрядных рас-пределителя, каждый разряд которых со-держит триггер памяти, коммутационныйтриггер и управляющий логический элемент ИЛИ-НЕ, а последний разряд каж"дого распределителя, кроме того, содержит дополнительный коммутационныйтриггер 2.Недостатком известного устройстваявляется выполнение его на большомколичестве оборудования, а следовательно, низкая надежность,Цель изобретения - повышение надежности работы устройства.Поставленная цель достигается тем,что в многопрограммный делитель частоты, содержащий два выходных логических элемента и два и-разрядныхраспределителя, каждый разряд которыхсодержит триггер памяти и управляю 3 924866 щий логический элемент, а последний разряд каждого распределителя, кроме того, содержит коммутационный триггер, причем к первому входу управляющего логического элемента каждого разряда обоих распределителей подкЛючена шина управления данным разрядом распределителей, единичный выход коммутационного триггера одного распределителя соединен с вторым входом управляющего логического элемента каждого разряда другого распределителя, единичный и нулевой выходы коммутационного триггера второго распределителя соединены соответственно 15 с первым и вторым входами первого выходного логического элемента, выход которого соединен с первым входом второго выходного логического элемента, к выходу которого подключена выходная шина, в каждый распределитель введены дополнительный триггер, а в каждый из разрядов распределителей - логический элемент И-НЕ, выход которого соединен с первым входом логического элемента И-НЕ последующего разряда, с первым единичным входом триггера памяти данного разряда, с вторым единичным входом триггера памяти предыдущего разряда и с информационным выходом данного разряда, единичный выход триггера памяти каждого разряда (кроме последнего) распределителей соединен с вторым входом логического элемента И-НЕ по 35 следующего разряда, а нулевой выход триггера памяти каждого разряда (кро- ме первого) - с нулевым входом триггера памяти предыдущего разряда, выход управляющего логического элемента каждого разряда(кроме первого) обоих распределителей соединен с третьим единичным входом триггера памяти предыдущего разряда, выход логического элемента И-НЕ последнего разря 45 да данного распределителя соединен с первым нулевым входом коммутационного триггера данного распределителя и с третьим входом управляющего логического элемента каждого разряда дру 50 гого распределителя, нулевой вход триггера памяти последнего разряда данного распределителя .соединен с нулевым выходом коммутационного триггера данного распределителя, единичный вход которого соединен с нулевым выходом триггера памяти последнего разряда данного распределителя, единичный выход дополнительного триггера каждого распределителя соединен с первым входом логического элемента И-НЕ первого разряда даннЬго распределителя, выходы управляющего логического элемента и логического элемента И-НЕ первого разряда каждого распределителя подключены к единичным входам дополнительного триггера данного распределителя, к нулевому входу которого подключен нулевой выход триггера памяти первого разряда данного распределителя, выход логического элемента И-НЕ последнего разряда первого распределителя соединен с вторым входом второго выходного логического элемента, выход логического элемента И-НЕ последнего разряда второго распределителя соединен с третьим входом первого выходного логического элемента И, а входная шина подключена к второму входу логического элемента И-НЕ каждого разряда распределителей и к второму нулевому входу коммутационного триггера каждого распределителя, кроме того, управляющие и входные логические элементы выполнены на логических элементах И-НЕ.На чертеже представлена функциональная схема многопрограммного делителя частоты.Устройство содержит первый и второй четырехразрядные распределителии 2, управляющие логические элементы 3-10 И-НЕ, логические элементы 11-18 И-НЕ, триггеры 19-26 памяти, коммутационные триггеры 27-28, дополнительные триггеры 29-30, выходные логические элементы 31-32 И-НЕ, входную шину 33, информационные выходные шины 34-41, управляющие шины 42-49, выходную шину 50 дробного коэффициента деления.Устройство работает следующим образом.В исходном состоянии входной сигнал на шине 33 отсутствует (равен логическому нулю). Триггер 22 памяти установлен в единичное состояние, а остальные триггеры памяти и дополнительные триггеры установлены в нулевое состояние. В этом случае на выходах логических элементов 11-18 И-НЕ, на выходе выходного логического элемента 31 И-НЕ и выходах коммутационного триггера 27 сигналы равны логической единице, а на выходе выходного логического элемента 32 И-НЕ логический нуль, коммутационный триггер 28 находится в нулевом состоянии,866 5 924Пусть, например, необходимо получить коэффициент деления 2,5. Для этого необходимо подать сигнал, равный логической единице, на управляющие входы 48 и 43, а на остальные 5 управляющие входы - логический нуль, Тогда на выходе управляющего логического элемента 9 И-НЕ появляется сигнал, равный логическому нулю, который устанавливает триггер памяти 24 10 в единичное состояние. Состояния остальных триггеров памяти не изменяются, так как на выходах остальных управляющих логических эле ментов И-НЕ распределителей сигналы равны. логи ческой единице.С приходом на шину 33 первого счетного импульса на нулевом выходе коммутационного триггера 27 появляется сигнал, равный логическому нулю, 20 который устанавливает триггер 27 памяти в нулевое состояние, Одновременно на выходе логического элемента 17 И-НЕ появляется сигнал, равный логическому нулю, который устанавли- а вает триггер 25 памяти в единичное состояние, а сигнал, равный логическому нулю, с нулевого выхода последнего устанавливает логическую единицу на нулевом выходе триггера 24 памя- з ти.Наличие связи с выхода логического элемента 17 И-НЕ на вход логического элемента 18 И-НЕ и на единичный вход триггера 24 памяти препятствует появлению на выходах последних сигнала, равного логичеСкому нулю, во время действия первого счетного импульса. В паузе после первого счетного импульса коммутационный триггер 27 устанавливается в нулевое состояние и закрывает управляющие логические элементы 7-10 И-НЕ, а триггер 24 памяти также устанавливается в нулевое состояние и закрывает логический элемент 17 И-НЕ. Следовательно, первый счетный импульс-сдвигает единицу из триггера 24 памяти в триггер 25 памяти.Аналогично с приходом второго. счетного импульса единица из триггера 25 переписывается через элемент 18 И-НЕ в триггер 26 памяти, При этом на выходах коммутационного триггера 28 устанавливаются сигналы,55 равные логической единице, Наличие связи с выхода логического элемента 18 И-НЕ на выходы логических элементов 3-6, 31 И-НЕ препятствует появлению на их выходах сигнала, равного логическому нулю,В паузе после второго счетногоимпульса на выходах логических элементов 4, 31 И-НЕ появляются сигналы, равные логическому нулю. Первыйиз них через логический элемент32 И-НЕ поступает на выходную шину50, а второй устанавливает триггер 19памяти в единичное состояние.С приходом третьего счетного импульса сигнал, равный логическомунулю, с нулевого выхода коммутационного триггера 28 устанавливает триггер 26 памяти в нулевое состояние изакрывает логический элемент 31 И-НЕ.При этом прекращается формированиесигнала на шине 50. Одновременно про"исходит сдвиг единицы из триггера 19памяти через элемент 12 в триггер 20памяти. В паузе после третьего счетного импульса коммутационный триггер28 устанавливается в нулевое состояние и закрывает логические элементы 3-6, 31 И-НЕ.Четвертый счетный импульс производит сдвиг единицы из триггера 20памяти через элемент 13 И-НЕ в триггер 21 памяти, а пятый счетный импульс сдвигает единицу из триггера 21памяти в триггер 22 памяти. При этомсигнал, равный логическому нулю, свыхода логического элемента 14 И-НЕпоступает через логический элемент32 И-НЕ на выходную шину 50, а такжеблокирует логические элементы 710 И-НЕ, так как на единичном выходекоммутационного триггера 27 появляется логическая единица. В паузе после пятого счетного импульса прекращается формирование сигнала на выход"ной шине 50, а на выходе логического .элемента 9 И-НЕ появляется сигнал,равный логическому нулю, который устанавливает триггер 24 памяти в единичное состояние. Следовательно, схема возвращается в исходное состояние. Таким образом, на пять входных импульсов на выходной шине 50 формируются два импульса, т.е. осуществляется деление на 2,5, При этом с информаци- онных выходов 40, 41, 35-37 могут быть распределены сигналы, равные по длительности счетным импульсам, а частота этих сигналов в пять раз меньше частоты счетных импульсов.Коэффициент деления 1,5 получают при наличии на управляющих входах 44 и 4992866 формула изобретения 15 20 коммутационного триггера второго рас- зо пределителя соединены соответственно с первым и вторым входами первого выходного логического элемента, выход которого соединен с первым вхоом второго выходного логического35 40 Источники информации,принятые во внимание при экспертизе 1. Патент Англии У" 1225772,кл. Н 3 А, 1971,2. Авторское свидетельство СССР й 6 Й 1658, кл, Н 03 К 23/02, 1976(прототип), 55 логической единицы, а 3,5 - на управляющих входах ч 2 и ч 7 и т.д.По сравнению с известным предлага - емое устройство выполнено на меньшем количестве оборудования, что ведет к уменьшению потребляемой мощности и к г 1 овышению надежности устройства. 1. Многопрограммный делитель частоты, содержащий два выходных логических элемента и два и-разрядных распределителя, каждый разряд которых содержит триггер памяти и управЛяющий логический элемент, а последний разряд каждого распределителя, кроме того, содержит коммутационный триггер, причем к первому выходу управляющего логического элемента каждого разряда обоих распределителей подключена шина управления данным разрядом распределителей, единичный выход коммутационного триггера одного распределителя соединен с вторым входом управляющего логического элемента каждого разряда. другого распределителя, единичный и нулевой выходы дэлемента, к выходу которого подключена выходная шина, о т л и ч а ющ и й с я тем,что, с целью повышения надежности, в каждый распределитель введены дополнительный триггер,а в каждый из разрядов распределителей - логический элемент И-НЕ, выход которого соединен с первым входом логического элемента И-НЕ последующего разряда, с первым единичнымвходом триггера памяти данного разряда, с вторым единичным входомтриггера памяти предыдущего разрядаи с информационным выходом данногоразряда, единичный выход триггера памяти каждого разряда (кроме последнего) распределителей соединен с вторым входом логического элемента И-НЕпоследующего разряда, а нулевой выход триггера памяти каждого разряда(кроме первого) - с нулевым входомтриггера памяти предыдущего разряда,выход управляющего логического элемента каждого разряда (кроме первого) обоих распределителей соединен с третьим единичным входом триггера памяти предыдущего разряда, выход логического элемента И-НЕ последнего разряда данного распределителя соединен с первым нулевым входом коммутационного триггера данного распределителя и с третьим входом управляющего логического элемента каждого разряда другого распределителя, нулевой вход триггера памяти последнего разряда данного распределителя соединен с нулевым выходом коммутационного триггера данного распределителя, единичный вход которого соединен с нулевым выходом триггера памяти последнего разряда данного распределителя, единичный выход дополнительного триггера каждого распределителя соединен с первым входом логического элемента И-НЕ первого разряда данного распределителя, выходы управляющего логицеского элемента и логического элемента И-НЕ первого разряда каждого распределителя подключены к единичным входам дополнительного триггера данного распределителя, к нулевому входу которого подключен нулевой выход триггера памяти первого разряда данного распределителя, выход логического элемента И-НЕ последнего разряда первого распределителя соединен с вторым входом второго выходного логического элемента, выход логического элемента И-НЕ последнего разряда второго распределителя соединен с третьим входом первого выходного логического элемента И, а входная шина подключена к второму входу логического элемента И-НЕ каждого разряда распределителей и к второму нулевому входу коммутационного триггера каждого распределителя.2, Делитель частоты по и. 1, о т л и ч а ю щ и й с я тем, что управляющие и выходные логические элементы выполнены на логических элементах И-НЕ.924366 едактор А. Ма Тираж 954 Подписно ВНИИПИ Государственного комитета ССС по делам изобретений и открытий 3035, Москва, Ж, Раушская наб., д.