Пересчетное устройство по модулю шесть

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциапнстическихРеспубики о 924867до делам нэабретеннй н открытнй(54) ПЕРЕСЧЕТНОЕ УСТРОЙСТВО ПО МОДУЛЮ ШЕСТЬ Изобретение относится к автомати- ке и вычислительной технике и может быть использовано в различных устройствах деления частоты следования импульсов в шесть раз.Известно пересчетное устройство по модулю шесть, выполненное на триггерах с раздельными входами и элементах И-НЕ 11.Недостатком известного устройстватО является большое количество логических элементов, что обуславливает невысокую надежность устройства.Наиболее близким по технической сущности к предлагаемому является пересчетное устройство по модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде два элемента И-НЕ и триггер памяти,в третьем разряде Т-триггер, выполненный на двух коммутационных триггерах и одном триггере памяти, причем единичный выход триггера памяти первого разряда соеди 2/ нен с входом первого элемента И-НЕ второго разряда и с единичным входом коммутационного триггера первого раэ ряда, нулевой выход которого соединен с единичным входом триггера па" мяти данного разряда и с другим вхо" дом первого элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда соединен с входом второго элемента И-НЕ данного разряда и с нулевыми входами триггера памяти и коммутационного триггера первого разряда, выход первого элемента И-НЕ второго разряда соединен с единичными входами триггеров памяти первого и второго разрядов, а выхо" ды первого и второго элементов И-НЕ второго разряда соединены соответственно с нулевыми входами первого ком" мутационного триггера и с единичными входами второго коммутационного триг" гера третьего разряда, единичный выход триггера памяти третьего разряда соединен с единичным входом первого3 92486коммутационного триггера данного разряда, нулевой выход которого соединен с единичным входом триггера памяти данного разряда, а единичный выход - с нулевым входом второго коммутационного триггера данного разряда, единичный выход которого соединен с нулевыми входами триггера памяти и первого коммутационного триггера третьего разряда, нулевой выход 10йервого коммутационного триггераи,единичный выход второго коммутационного триггера третьего разряда соединены соответственно с нулевыми вхо"дами коммутационного триггера перво зго разряда, с нулевыми входами триггера памяти второго разряда и со входами второго элемента И-НЕ второгоразряда, а к нулевому входу коммутационного триггера первого разряда,к входу первого элемента И-НЕ второго разряда; к нулевому входу первогокоммутационного триггера и к единичному входу второго коммутационноготриггера третьего разряда подключенавходная шина 2 3,Недостатком известного устройстваявляется то, что оно имеет большоечисло входов в применяемых элементахи большое число связей между элементами, что существенно снижает надежность его работы.Цель изобретения - повышение надежности работы устройства.Поставленная цель достигается тем,что в пересчетное устройство пб модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде элемент И-НЕ и триггер памяти, в третьем разряде триггер памяти, причем единичный выход триггера памяти первого разряда соединен с первым входом элемента .И-НЕ второго разряда и с единичным входом коммутационного триггера данного разряда, нулевой выход которого соединен с первым единичным входом триггера памяти первого разряда и со вторым входом элемента И-НЕ второго разряда, выход которого соединен со Ю вторым единичным входом триггера памяти первого разряда и с единичным входом триггера памяти второго разряда, нулевой выход триггера памяти второго разряда соединен с первыми,нулевыми входами триггера памяти и коммутационного триггера первого разряда, ко второму нулевому входу ком 7 4мутационного триггера первого разряда и к третьему входу элемента И-НЕ второго разряда подключена входная шина, введены во второй разряд коммутационный триггер, а в третий разряд - элемент И-НЕ и дополнительный триггер, нулевой вход которого соединен с выходом элемента И-НЕ второго разряда, а единичный вход - с нулевым выходом триггера памяти третьего разряда, единичный выход коммутационного триггера второго разряда соединен с третьим нулевым входом коммутационного триггера первого разряда и с нулевыми входами триггеров памяти второго и третьего разрядов, нулевой выход триггера памяти второго разряда соединен с нулевым входом коммутационного триггера данного разряда, с единичными входами которого соединены соответственно входная шина и выход элемента И-НЕ второго разряда, выход элемента И-НЕ третьего разряда соединен с единичным входом триггера памяти данного разряда, а с входными элементами И-НЕ третьего разряда соединены соответственно вы-ход элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда и нулевой выход дополнительного триггера третьего разряда.На чертеже приведена схема пере- счетного устройства по модулю шесть,Устройство содержит коммутационные триггеры на элементах 1-4 И-НЕ, дополнительный триггер на элементах И-НЕ 5-6, триггеры памяти на элементах И-НЕ 7-12, элементы И 13 второго разряда, элемент И .14 третьего разряда и входную шину 15.Устройство работает следующим образом.В исходном состоянии входной сигнал на шине 15 отсутствует (равен ло. гическому О). В этом случае на выходах элементов 1,2,3,5,8,10,12,13 и 14 сигналы равны логической 1, а на остальных выходах элементов И-НЕ - логическому 0,С приходом первого входного импульса на выходе элемента И-НЕ 2 появляется логический О, который устанавливает триггер памяти первого разряда на элементах И-НЕ 7-8 в единичное состояние и блокирует элемент И-НЕ 13 от возможного срабатывания в данном такте, В паузе после первого.импульса на выходе элемента И-НЕ 25 92486появляется логическая 1, а на выходеэлемента 1 - логический О,С приходом второго входного импульса на выходе элемента И-НЕ 13появляется логический О, который устанавливает триггер памяти второгоразряда на элементах И-НЕ 9-10 в единичное состояние, дополнительныйтриггер на элементах И-НЕ 5-6 в нулевое состояние и блокирует элементы И-НЕ 3,7 и 14 от возможного переключения во втором такте.В паузе после второго импульса навыходе элемента И-НЕ 7 появляется логический О, который заблокирует элемент И-НЕ 13.Третий входной импульс вызываетпоявление логического 0 на выходеэлемента И-НЕ 3, который устанавливает триггер памяти второго разряда 20в нулевое состояние и блокирует элемент И-НЕ 2 и 12, Появление логической 1 на выходе элемента И-НЕ 10 .вызывает появление логического 0 навыходе элемента И-НЕ 1.4, а следова зтельно, логической 1 на выходе элемента И-НЕ 11.В паузе после третьего импульсана выходе элемента И-НЕ 3 появляетсялогическая 1, а на выходе элемента ззИ-НЕ 12 - логический О,Далее цикл работы первых двух разрядов повторяется. С приходом шесто"го импульса логический 0 с выходаэлемента И-НЕ 3 устанавливает триггерпамяти третьего разряда в нулевоесостояние.Таким образом в устройстве уменьшено число входов в применяемых элеМентах и число связей между элемента ми, что ведет к упрощению устройства и повышению надежности его работы.Формула изобретенияПересчетное устройство по модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде элемент И-НЕ я и триггер памяти, в третьем разряде триггер памяти, причем единичныйвыход триггера памяти первого разряда соединен с первым входом элемента И-НЕ второго разряда и с еди- р ничным входом коммутационного триг" 7 6гера данного разряда, нулевой выходкоторого соединен с первым единичнымвходом триггера памяти первого разряда и с вторым входом элемента И-НГ. второго разряда, выход которого соединен с вторым единичным входом триггера памяти первого разряда и с единичным входом триггера памяти второго разряда, нулевой выход триггера памяти второго разряда соединен спервыми нулевыми входами триггерапамяти и коммутационного триггерапервого разряда, а к второму нулевому входу коммутационного триггерапервого разряда и к третьему входуэлемента И-НЕ второго разряда подключена входная шинао т л и ч а ющ е е с я тем, что, с целью повышения надежности, введены во второйразряд коммутационный триггер, ав третий разряд - элемент И-НЕ и дополнительный триггер, нулевой входкоторого соединен с выходом.элемента И-НЕ второго разряда, а единичныйвход - с нулевым выходом триггерапамяти третьего разряда, единичныйвыход коммутационного триггера второго разряда соединен с третьим нулевым входом коммутационного триггера первого разряда и с нулевыми входами триггеров памяти второго и третьего разрядов, нулевой выход триггерапамяти второго разряда соединен снулевым входом коммутационного триггера данного разряда, с единичными вхо"дами которого соединены соответственно входная шина и выход элемента И-НЕвторого разряда выход элемента И-НЕтретьего разряда соединен с единичнымвходом триггера памяти данного раз"ряда, а с входными элеменами И-НЕтретьего разряда соединены соответственно выход элемента И-НЕ второгоразряда, нулевой выход триггера памяти второго разряда и нулевой выходдополнительного триггера третьего разряда.Источники информации,принятые во внимание при экспертизе1, Гутников В.С. Интегральнаяэлектроника в измерительных приборах. Л., "Энергия", 1974, с. 85,рис, 42.2. Авторское свидетельство СССРК 617846, кл, Н 03 К 23/02, 1976924867 Составитель Л. Левченконович . Техред М, Надь кто Коррект еренц Заказ 2838 Л 5В 113 ПП "Патент", г. Ужгород, ул. Проектная, 4 Филиал Тираж 954 ИИПИ Государств по делам изобре 3, Иосква, ЖПодпис ноенного комитета СССРений и открытийРаушская наб., д.