Запоминающее устройство

Союз СоветсиикСоциаристичесиикРеспублик ОП ИСАНИЕИЗЬВРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 898503(5)М. Кд. О 11 С 11/00 3 Ьеударсиаеый комитет СССР дв делам иаабрвтеиий и открцтий(54) ЗАПОМИНАЮШЕЕ УСТРОЙСТВО Изобретение относится к запоминающим устройствам и может быть использовано в вычиспитепьных системах, содержащих запоминающие устройства с произвольной выборкой чисел.Известно запоминакяпее устройство, ф содержащее накопитель на феррит овых сердечниках, адресный блок, усипнтепи очи: тывания, формирователи токов запрета, соединенную с разрядными обмотками накопителя, регистр числа и блок управления 11 .Недостатком этого устройства являет ся низкая надежность.Наиболее близким техническим решени 13 ем к изобретению является запоминающее устройство, содержащее накопитепь, соединенный с выходами двухпопярных формирователей тока запрета, с усилителями воспроизведения и адресным бноком, блок управления, соединенный с двухпопярными формирователями тока запрета;. с усилителями воспроизведения н регистром числа, выход которого. подключен . к 2блоку приема и выдачи кодов, блок связи,соединенный с адресным блоком. Крометого, оно содержит допопнитепьный (управляющий) разряд в накопителе, соеди-.ненный со входом усилителя воспроизведения допопнитепьного (управпяющего)разряда и выходом однопопярного формирователя тока запрета (управляющегоразряда), причем выход усилителя воспроизведения дополните пьного (управляющего) разряда подключен к блоку управления, выход которого соединен со входомоднополярного формирователя тока запрета (управляющего разряда) 2.Недостатком этого устройства является низкая надежность вследствие по-вышенного потребления мощности большим числом возбуждаемых одновременноформирователей тока запрета.Цель изобретения - повышение надежности запоминающего устройства,Поставленная цель достигается тем,что в запоминающее устройство, содержащее ацресный блок, формирователи токау3 8985 запрета, усипители, регистр числа, блок управпения, блок ввода-вывода данных и накопитель, адресные входы которого соединены с выходами адресного бпока, а информационные входы и выходы под ключены соответственно к выходам одних из формирователей тока запрета и ко входам одних из усипителей, выходы которых подключены ко входам регистра числа, управпяющие вход и выходы накопи-й тепя соединены соответственно с выходом другого формироватепя тока запрета и со входами другого усипитепя, управляющие входы усилитепей, одних из формирователей тока запрета и регистра числа подключены к выходу бпока управпения, введены триггер, дешифратор, группы элементов И. и элементы НЕ, причем входы эпементов И первой группы соединены с прямыми выходами регистра числа, а управпяющие входы подкпючены к прямому выходу триггера, инверсный выход которого соединен с управпяющими входами э ементов И второй группы, входы которых подкпючены к инверсным выходам регистра чиспа, выходы эпементов И первой и второй групп соединены со входами блока ввод-вывода данных единичный и нупевой входы триггера подкпючеиы соответственно к выходу другого усипитепя и к выходу блока управпения, входы эпементов И третьей группы соединены с выходами блока ввода-вывода данных и входами элементов НЕ, выходы которых подкпючены ко входам дешифратора и элементов И четвертой группы, управпяющие входы которых соединены со входом другого формироватепя тока запрета и первым выходом дешифратора, второй выход которого подключен к управпяющим входам элементов И третьей группы, вы 40 ходы которых соединены с выходами элементов И четвертой группы и входами одних из формирователей тока запрета.ФНа фиг, 1 изображена функционапьная . схема предложенного устройства; на фиг, 2 - пример выпопнения функционапьной схемы дешифратора для запоминающего устройства на четыре разряда.Устройство (фиг, 1) содержит адресный блок 1, накопитель 2, усипители 3.1 фф и 3.2, регистр 4 чиспа, первую 5, вторую 6, третью 7 и четвертую 8 группы элементов И, триггер 9, бпок 10 управления, блок 11 ввода-вывода данных, элементы НЕ 12, дешифратор 13 и фор- Ы мироватепи 14 и 15 тока запрета, На фиг, 1 обозначены управпяющие вход 16 и выходы 17, ферритовые сердечники 18,03 4 адресные 1 9 и разрядные 20 шины накопителя, а также информационные входы (и выходы) 21, адресные 22 и управпяющие 23 входы устройства,Входы элементов И 5 соединены с прямыми выходами регистра 4, а управляющие входы подключены к прямому выходу триггера 9. Инверсный выход триггера 9 соединен с управляющими входамми эпементов И 6, входы которых подключены к инверсным выходам регистра 4. Выходы элементов И 5 и 6 соединены со входами бпока 11. Единичный и нулевой входы триггера 9 подкпючены соответственно к выходу усилителя 3.2 и к выходу блока 10, Входы эпементов И 7 соединены с выходами блока 11 и входами эпементов НЕ 12, выходы которых подключены ко входам дешифратора 13 и элементов И 8. Управпяющие входы элементов И 8 соединены со входом формирователя 15 и первым выходомдешифратора 13, второй выход которогоподключен к у равпяющим входам эпементов И 7, Выходы элементов И 7 и 8соединены со входами формироватепей 14,Дешифратор 13 содержит (фиг, 2) эпементы И 24-27, элемент ИЛИ 28 и элемент НЕ 29,Выходы элементов И 24-27 соединены соответственно со входами элементаИЛИ 28, выход которого подключен ковходу эпемента НЕ 29. Первый вход первого элемента И 24 соединен с первымивходами третьего 26 и четвертого 27элементов И и явяяется первым входомдешифратора 13. Второй вход эпементаИ 24 подкпючен к первому входу второго 25 и второму входу третьего 26 элементов И и явпяется вторым входом дешифратора 13, Третий вход эпемента И24 соединен со вторыми входами второго 25 и четвертого 27 элементов И иявпяется третьим входом дешифратора13. Третьи входы второго 1 25, третьего 26 и четвертого 27 элементов И явпяются четвертым входом дешифратора13, Выходы элемента НЕ 29 и эпемента ИЛИ 28 являются соответственно первым и вторым выходами дешифратора 13.На фиг, 2 обозначены сигнапы А, В,С и О на входах дешифратора.Устройство работает спедующим образом.В исходном состоянии регистр 4 итриггер 9 находятся в нулевом состоянии, При записи на входы бпока 1 1 совходов устройства 21 поступает входнаяинформациякоторая с выходов этого5 8985бпока поступаетчерез элемент НЕ 12на входы дешифратора 13. Дешифратор13 реализует функцию Р=АВСЧВСЬ //АВЬ ЧАС 0 где А, В, С, 0 - сигналына его входах; Р - сигнап на его выхорах. В зависимости от кода входнойинформации устройство работает в двухрежимах.Первый режим, Есни в коде входнойинформации количество нулей не превышаОет половины длины спова, то элементы И24-27 (фиг, 2) дешифратора 13 (фиг. 1)находятся в закрытом состоянии и дешифратор 13 выдает по второму выходу науправляющие входы элементов И 7 сигнал, 5который пропускает входную информациюв прямом коде на входы формирователей14 и далее в накопитель 2, При этомформироватепь 15 не запускается, и поуправляющему входу 16 накопителя 2 в 20его управляющий разряд записываетсякод 1 ф,При считывании через усилитепи 3.1и регистр 4 информация в прямом корепоступает на входы элементов И 5 и в фобратном коде на входы элементов И 6.Считанный с управпяюших выходов 17накопителя 2 код "1 " через усилитель3,2 устанавпивает триггер 9 в единичноесостояние. При этом на прямом выходе 30триггера 9 появляется сигнал, которыйпоступает на управняюшие входы эпементов И 5 и пропускает считанную из накопитепя 2 информацию в прямом коде спрямых выходов регистра 4 на бпок 11и дапее на выходы 21 устройства.Второй режим, Еспи в коде входнойинформации копичество куцей превышаетполовину длины слова, то один ипи несколько энементов И 24-27 (фиг, 2) на-щходятся в открытом состоянии и дешифратор 13 (фиг, 1) выдает по первомувыходу на управляющие входылементовИ 8 сигнал, который пропускает входную,.информацию в обратном коде на входыформирователей 14 и дапее в накопитель2, Ввиду того, что в обратном коде коничество нулей" не превышает поповиныдлины слова, то запускается не бопее половины формирователей 14,Ю С первого выхода дешифратора 13 поступает на вход формирователя 15 сигнал, который записывает в управпяюший разряд накопителя 2 кодО", При считы- .5 ванин информация через усипитепи 3.1 и регистр 4 поступает в прямом коде на входы эпементов И 6 и в обратном коде на входы элементов И 5. Считанный код 03 6фО с управляющих выходов 17 накопителей 2 не вызывает срабатывания усилителя 3.2 и триггера 9, При этом с инверсного выхода триггера 9 на управляющие входы эпементов И 6 поступает сигнал, который пропускает считанную информацию в прямом коде на бпок 11 и далее на выходы 21 устройства.Технико-экономическое преимушество предпоженного устройства закпючается в том, что в нем обеспечено снижение копичества одновременно возбуждаемых формирователей тока запрета, за счет чего повышена надежность устройства,Форму ла изобретения Запоминающее устройство, содержащее адресный блок, формироватепи тока запрета, усилители, регистр числа, бпок управпения, бпок ввода-вывода данных и накопитепь, адресные входы которого соединены с выходами адресного блока, а информационные входы и выходы подкпючены соответственно к выходам одних из формироватепей тока запрета и ко входам одних из усилитепей, выходы которых подкпючены ко входам регистра числа, управляющие вхоп и выходы накопителя соединены соответственно с выходом другого формирователя тока запрета и со входами другого усипитепя, управпяюшие входы усилителей, одних из формирователей тока запрета и регистра чиспа подключены к выходу блока управпения, о тл и ч а ю щ е е с я тем, что, с цепью повышения надежности устройства, оно содержит триггер, дешифратор, группы элементов И и элементы НЕ, причем входы элементов И первой группы соединены с прямыми выходами регистра чиспа, а управляющие входы подключены к прямо 1 му выходу триггера, инверсный выход которого соединен с управляющими входами элементов И второй группы, входы которых подключены к инверсным выходам регистра числа, выходы элементов Ипервой и второй групп соединены со входами блока ввода-вывода данных единичный и нулевой входы триггера подкпючены соответственно к выходу другого усипитепя и к выходу блока управпения, входы эпе- ментов И третьей группы соединены с выходами бпока ввода-вывода данных и входами элементов НЕ, выходы которых подключены ко входам дешифратора и эпементов И четвертой группы, управпяющйе входы которых соединены со входом дру7 898803 8гого формирователя тока запрета и пер- Источники информации,вым выходом дешифратора, второй выход принятые во внимание при экспертизе которого подключен к управляющим вхо, Шигин А, Г. и Дерюгин А, А. Цифдам элементов И третьей группы, выходы .ровые вычислительные машины, М., фЭнер.которых соединены с выходами элемен- к гияс, 1978, с. 71, 72, рис. 3-20, тов И четвертой группы и вхоаами 2. Авторское свидетельство СССРодних из формирователей тока за-,. % 429466, кл. 6 11 С 11/00, 1973 прета. (прототип).ППП фПате фипи Ужгород, уп, Проект раж 623дарст из обре Заказ 11958/69 Ти ВНИИПИ Г по данам 113035, МосПодписноеиного комитета СССРний и открытий