Устройство асинхронного сопряжения цифровых сигналов

ао делан нзабретеиий н аткритнйОпубликовано 30.08.81, Бюллетень ЭЙ 32 Дата опубликования описания 30,08,81(71) Заявитель енийградский электротехническ нм. проф. М. А, Бонч-Бр(54) УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ ЦИФРОВЫХСИГНАЛОВ Изобретение относится к электросвязи н может быть использовано для асьпхронного ввода - вывода сшгхронной двоичной ннфор мации в цифровые такты с импульсно. кодовой модуляцией и дельта-модуляцией.Известно устройство асшцсронного сопряжения сширонных двоичных цифровых сигналов, содержащее на передающей стороне фазовый компаратор, первым своим выходом соединен иый с кодером фазы, а вторым выходом - с управляющим входом управляемого распределителя, датчик фазирующей комбинации, выход которого подключен к одному из вхо. дов блока памяти, а выходы кодера фазы и управляемого распределителя подсоединены соответственно к остальным входам блока па 15 мяти, а на приемной стороне содержит коммутатор, блок фазирования по циклам, вход которого подключен к фазирующему выходу коммутатора, а управляющий выход - к сдвигающему входу коммутатора, декодер фа зы, информационные входы которого соедине. ны с выходами служебных сигналов коммутатора, а управляющий вход - с выходом опорных сигналов блока фазирования по цик.лам, управляемый распределитель, управляющий вход которого соедпен с выходом де.кодера фазы, а выходы - со входами считы.ванля блока памяти, ко входам записи инфор.мании которого подключены информационныевыходы коммутатора 11.Недостатком известного устройства является полное отсутствие помехозащищенности передаваемой по каналу связи информации и,1как следствие, недостаточно высокая достовер.ность асшкрощого сопряжения синхронныхцифровых сигналов.Цель изобретенвт - повышение помехозащн.щенпости передаваемой информации,,Пля достижения цели в устройство асинхрон.ного сопряжения цифровых сигналов, содержащее на передающей стороне блок формирования опорных импульсов и последовательно соединенные управляемый распределитель и блокпамяти, причем первые управляющие входыуправляемого распределителя и блока намялсоединены с первым выходом формирователяопорных импульсов, а па приемной стороне86032 б 10 15 20 50 последовательно соединенные блок формирова. ния тактовых импульсов, управляемый распределитель и блок памяти, введены на передающей стороне кодер стаффинговых интервалов и последовательно соединенные счетчик, дешифратор и формирователь псевдослучайных сит. налов, причем второй управляющий вход управ. ляемого распределителя соединен с первымвходом блока формирования опорйых импульсов, информационный выход управляемого распределителя подключен к первому входу кодера стаффинговых интервалов, второй входкоторого соединен со вторым выходом формирователя опорных импульсов, первый и второй выходы кодера стаффинговых интерваловподключены соответственно ко второму итретьему управляющим входам блока памяти,информационные выходы которого подключены к информационным входам счетчика, призтом вторые входы формирователя опорныхимпульсов и дещифратора соединены междусобой, причем второй выход дешифратора подключен к управляюгцему входу счетчика, аиа приемной стороне введены декодер стаффинговых интервалов, регистр сдвига, блок сравнения, формирователь псевдослучайных сиг.налов, блок управления, счетшк и последовательно соединенные блок запуска и блок задержки, причем первый и второй входы регистра сдвига соединень 1 соответственно с первым и вторым входами блока запуска, выходкоторого подключен к первым управляющим входам блока сравнения и формирователя псевдослучайных сигналов, выходы которого подключень к первым информационным входамблока сравнения, вторые информационные входы которого соединены с выходами регистра сдвига, первый выход блока сравнения подключен ко входу блока управления, выход которого соединен со вторым управляющим вхо.дом формирователя псевдослучайных сигналови с первым входом счетчика, выходы которого подключены к информационным входамблока памяти, первый и второй выходы которого подключены соответственно к первому ивторому входам декодера стаффинтовьтх интервалов, первый и второй выходы которогосоединены соответственно с управляющимивходами блока памяти и блока формированиятактовых импульсов, при зтом выход блоказадержки подключен ко вторым входам управляемого распределителя и счетчика, третий управляющий вход формирователя псевдослучайных сигналов соединен с третьим вхо.дом счетчика, четвертый вход которого соединен со вторым выходом блока сравнения,На чертежах приведена структурная злектрическая схема устройства,На фиг, 1 показано устройство, передающая сторона; на фит. 2 - то же, приемная сторона.4Устройство содержит на передающей сторо. не управляемый распределитель 1, блок 2 памяти, кодер 3 стаффинговых интервалов, счетчик 4, дешифратор 5, формирователь б псевдослучайных сигналов, блок 7 формирования опорных импульсов; на приемной стороне регистр 8 сдвига, блок 9 сравнения, регистр 10 сдвига, блок 11 управления, счетчик 12, декодер 13 стаффинговых интерва.лов, блок 14 памяти, управляемый распределитель 15, блок 1 б формирования тактовых импульсов, блок 17 запуска и блок 18 задержки.Устройство работает следующим образом, Для сопряжения синхронных двоичных сигналов, следующих с тактовой частотой , и сигналов цифрового канала связи, следующих с частотой , несущей последовательность, на передающей стороне устройства в блоке 7 формируются опорные импульсы с частотой В Синхронные двоичные сигналы, соответствующие тактовым импульсам, поступают на блок 2 памяти, Эти сигналы, появляющиеся в интервале от одного опорного импульса до другого, образуют информационный цикл, который подлежит передаче по цифровому ка. налу, Опорными импульсами частотой /Язапускается управляемый распределитель 1, представляющий регистр сдвига. Разряды регистра, за исключением первого, обнуляются опорными импульсами, В первый разряд регистра за.писывается , которая продвигается по разрядам импульсами тактовой частоты о до тех пор, пока не появляется следующий опорный импульс.Зались синхронных двоичных сигналов в блок 2 памяти осуществляется на частоте У тактовыми импульсами, поступающими с выходов управляемого распределителя 1. Ситца.лы информационного цикла анализируются затем в кодере 3 стаффинговых интервалов, По сигналам из кодера 3 информационный цикл переменной длины в блоке 2 памяти трансформируется в цикл постоянной длины, содержащий (и + 2) единичных двоичных интер.вала. Кодер 3 стаффинговых интервалов управляется сигналами из блока 7.Считывание информации цикла постояннойдлины из ячеек блока 2 памяти производит.ся на частоте опорных импульсов х,1 М Счи.танная информация в параллельном коде поступает на соответствующие входы счетчика 4 и затем на вход дешифратора 5. Если иолу.ченная комбинация отличается от "нулевой", то дешифратор выдает сигнал, по которому быстрые тактовые импульсы (БТИ) поступают на счетный вход счетчика 4, Эти импульсы по.даются до тех пор, пока счетчик не устанавливается в нулевое положение, Одновременно с860326 30 подачей БТИ на счетчик 4 эти импульсы поступают на вход формирователя 6 с логичес. кой обратной связью. При этом формируемая псевдослучайная последовательность сигналов изменяет начальную фазу на число элементарных шагов, равное десятичному числу, соответствующему двоичной кодируемой комбинации, С установкой. счетчика 4 в нулевое положение дешифратор 5 прекращает подачу БТИ в счетчик 4 и в формирователь б, С этого момента в формирователь б через дешифратор 5 начинают поступать импульсы с частотой Х 1 несущей последовательности, С их помощью производится считывание информации из формирователя 6 в канал связи. Блок 7 служит для осуществления запуска и работы устройства по циклам.На приемной стороне после осуществления запуска (начального фазирования, при котором блок 17 запуска, получая из канала на 20 чальную фазнрующую комбинацию, выдает первый опорный (импульс) происходит запись информации, поступающей из канала на частоте 11 в регистр 8 сдвига, После заполнения регистра, имеющего М выходов, соединен.25 ных блоком 9 сравнения, в последнем проис. ходит логическое сложение по модулю два по. ступившей из канала И элементной комбинации с такими же М элементами, формируемы. ми в регистре 10 сдвига со схемой логичес. кой обратной связи. Если эти комбинации (представляющие собой фазы псевдослучайной последовательности) отличаются более, чем в одном элементе, то на выходе схемы сравне. ния появляется сигнал, который воздействует на блок управления 11, с выхода последнего З 5 на вход счетчика 12 поступают БТИ. Одновременно БТИ поступают на вход регистра 10, причем с приходом очередного БТИ фаза формируемой в этом регистре псевдослучайной по. следовательности изменяется на один шаг и 40 сравнивается с фазой поступившей из канала комбинации. Процесс происходит таким образом до тех пор пока фазы не сравняются илн будут отличаться лишь одним элементом. Тог. да с выхода блока 9 сравнения поступит сиг. 45 нал на блок 11 управления, который прекратит подачу БТИ в счетчик 12, на выходах которого двоичная кодовая комбинация соответствует числу поступивших БТИ. 50Формирование псевдослучайной последовательности в регистре 10 осуществляется эа время одного единичного интервала, т.е. за. время длительности каждого опорного импульса по. ступающего в блок 11 управления, причем за это время фаза псевдослучайной последовательности принимает все возможные значения иэ 2 и возвращается в исходное "нулевое" состояние,/ 6Двоичная кодовая комбйнация, соответству.ющая числу БТИ поступивших на вход счет.чика 12 параллельным кодом считывается задержанным опорным импульсом, прн этомдва последних элемента поступают в декодер13 стаффинтовых интервалов, а остальные -в блок 14 памяти, В декодере 13 двухэлементная комбинация преобразуется в сигналыуправления схемой ФАПЧ блока 16 формиро.вания тактовых импульсов, а также в сигналинформации, который поступает в блок 14и соответствует действительному (и+1) -омуединичному интервалу.Блок 14 памяти, находящийся на выходеприемной части устройства сопряжения, позво.ляет считывать информацию на тактовой час.тоте 1, вырабатываемой блоком 16 и корректируемой по сигналам декодера 13 в за.висимости от числа единичных информационных интервалов в цикле (и - 1 или и+1), припомощИ схемы ФАПЧ, входящей в состав блока 16,Считывание информации цикла из блока 14памяти производится при помощи управляе.мого распределителя 15, который представляет собой регистр сдвига с (и+1) выходом,Этот регистр тактируется скорректированнойЪтактовой частогой с,а управляется задержанными опорными импульсами с частотой Н/.МДвоичная информация, считанная из блока14 памяти образует информационный цикл и в виденепрерывной последовательности поступает вабонентскую линию.Блок 17 запуска, блок 18 задержки служатдля запуска приемной части устройства и осу.ществления последующей работы по циклам.Таким образом, введение ряда новых блоков позволяет повысить помехозащищенностьустройства асинхронного сопряжения цифро.вых сигналов и тем самым увеличить достоверность передаваемой информации по цифро.вым каналам связи. Формула изобретения Устройство асинхронного сопряжения цифровых сигналов, содержащее на передающей стороне блок формирования опорных импульсов и последовательно соединенные управля. емый распределитель и блок памяти, причем первые управляющие входы управляемого рас. пределителя и блока памяти соединены с пер. вым выходом формирователя опорных импудь. сов, а на приемной стороне последовательно соединенные блок формирования тактовых импульсов, управляемый распределитель и блок памяти, о т л н ч а ю щ е е с я тем, что с целью повышен помехозащищенности, вве. дены на передающей стороне кодер стаффинговых интервалов и последовательно соединен7 8 ные счетчик, дешифратор и формирователь псевдослучайных сигналов, причем второй управляющий вход управляемого распределйтеля соединен с первым входом блока формирования опорных импульсов, информационный вы ход управляемого распределителя подключен к первому входу кодера стаффщговых интервалов, второй вход которого соединен со вто. рым выходом формирователя опорных импульсов, первый и второй выходы кодера стаффинговых интервалов подключены соответственно ко второму и третьему управляющим входам блока памяти, информационные выходы кото-, рого подключены к информационным входам счетчика, при этом вторые входыформирова. теля опорных импульсов и дешифратора соединены между собой, причем второй выход де. шифратора подключен к управляющему входу счетчика, а на приемной стороне введены декодер стаффинговых интервалов, реГистр сдвига, блок сравнения, формирователь псевдослучайных сигналов, блок управления, счетчик и последовательно соединенные блок запуска и блок задержки, причем первый и второй входы регистра сдвига соединены соответственно с первым и вторым входами блока запуска, выход которого подключен к первым управ. ляющнм входам блока сравнения и формиро 60326 8вателя псевдослучайных сигналов, выходы которого подключены к первым информационнымвходам блока сравнения, вторые ннформаци.онные входы которого соединены с выхода.ми регистра сдвига, первый выход блока срав.пения подключен ко входу блока управления,выход которого соединен со вторым управляющим входом формирователя псевдослучайныхсигналов и с первым входом счетчика, выходы которого подключены к информационнымвходам блока памяти, первый и второй вы.ходы которого подключены соответственно кпервому и второму входам декодера стаффин.говых интервалов, первый и второй выходыкоторого соединены соответственно с управляющими входами блока памяти и блока формирования тактовых импульсов, при этом выход блока задержки подключен ко вторымвходам управляемого распределителя и счетчи 20ка, третий управляющий, ьход формирователя псевдослучайных сигналов соединен с треть.им входом счетчика, четвертый вход которогосоединен со вторым выходом блока сравне.ЕПТЯ,25Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР К 510792,кл. И 04 4 3/00 (прототип),