Устройство для управления резерви-рованием информации b вычислитель-ных комплексах

Союз Советских Социалистических Республик(51)М. Кл 3 с присоединением заявки М С 06 Г 9/006 06 Г 11/00 Государственный комитет СССР ио делам изобретений и открытийДата опубликования описания 26,0181(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РЕЗЕРВИРОВАНИЕМ ИНФОРМАЦИИ В ВЫЧИСЛИТЕЛЬНЫХ КОМПЛЕКСАХ Изобретение относится к вычислительной технике и может быть исполь. зовано в устройствах для управлейия резервированием информации в цифровых фвычислительных комплексах с обманом информацией процессоров через общее поле оперативной памяти.Известны цифровые вычислительные комплексы, содержащие два одинаковых процессора и соединенные с ними две группы модулей памяти, в которых осуществляется одновременная запись информации из процессоров в два модуля с целью обеспечения возможности оперативного восстановления работы комплекса при отказе одного из модулей памяти 11 .Недостатком таких комплексов является неэкономнчное использование памяти. В них резервируется вся инФормация, даже если она не.является необходимой для автоматического восстановления работоспособности системы после отказа модуля памяти. В связи с этим объем запоминаемой ин 1формации вдвое меньше Физического объема модулей памяти. В случае необходимости обеспечения мультипроцессорного режима работы усложняется адресация модулей памяти, снижается производительность процессоров из-згчастого. столкновения запросов иобщим модулям. Наиболее близким по технической сущности к предлагаемому является устройство, применяемое в цифровом вычислительном комплексе с резервированием информации, в котором с целью более экономичного использования Физических объемов модулей памяти и повышения производительности за счет снижения числа столкновений запросов обеспечивается произвольное подключение процессоров к модулям памяти. Это устройство является составной частью процессоров и включает в себя регистр операций, выход -которого подключен к дешифратору, блок управления записью, первый вход которого соединен с одним из выходов дешифратора, а второй вход - с выходом элемента И, выход блока управления записью соединен с выходом устройства, входы элемента И соединены с выходами первого и второго элементов ИЛИ, входы элементов ИЛИ соединены со входами устройства 21.Недостатками устройства являетсяснижение надежности из-за необходимости введения гибкой адресации, снижение коэффициента использованияаппаратуры из-за затрат времени наперераспределение модулей памяти между процессорами в процессе работы.Цель изобретения - повышение надежности и коэффициента использования оборудования,Поставленная цель достигается тем,что в устройство для управления резервированием информации в вычислительных комплексах, содержащее регистр операций, выход которого подключен ко входу дешифратора, блокауправления записью, выход которогосоединен с первым управляющим выходомустройства, первый элемент И, первыйи второй элементы ИЛИ, выходы которых подключены соответственно ковходам первого элемента И, входы первого элемента ИЛИ соединены соответственно с первым и вторым входами устройства, входы второго элементаИЛИ соединены соответственно стретьим и четвертым входами устройства, введены триггер, третий ичетвертый элементы ИЛИ, второй итретий элементы И, причем первыйвход третьего элемента.ИЛИ соединенс первым выходом дешифратора, второй выход которого подключен ко второму входу третьего элемента ИЛИ ик единичному входу триггера, выходтретьего элемента ИЛИ соединен спервым входом блока управлениязаписью, второй вход которого соединен с выходом четвертого элементаИЛИ, а выход подключен к первомувходу второго элемента И, второйвход которого подключен к единичному выходу триггера, выход второго 40элемента И соединен со вторым управляющим выходом устройства, нулевой вход триггера соединен с выходомпервого элемента ИЛИ, входы третьего элемента И подключены соответственно к нулевому выходу триггера ик выходу второго элемента ИЛИ, выходы первого и третьего элементовИ подключены соответственнс ко входаМ четвертого элемента ИЛИ.Введением указанных выше дополни-,тельных элементов и связей в составопераций процессоров комплекса вводится специальная операция "Записьс резервированием", при выполнениикоторой происходит резервированиеинформации. При выполнении остальных операций такого резервированияне производится, Благодаря этому,при разработке программного обеспечения комплекса обеспечивается воз Оможность записи одновременно в обегруппы модулей памяти только тойинформации, которая необходима дляорганизации взаимодействия процсссоров и.продолжения работы комплек са при отказе отдельных модулей памяти.В отличие от известных устройств для кратковремечного доступа процессора в резервные запоминающие устройства не требуется выполнять дополнительных операций подключения процессора к этим устройствам, либо включать в состав комплексов дополнительную аппаратуру, обеспечивающую постоянный доступ каждому из процессоров в резервируемые зоны общей оперативной памяти.На фиг. 1 приведена структурная схема цифрового вычислительного комплекса; на фиг. 2 - структурная схема устройства для управления резервированием информации.В состав комплекса входят первый процессор 1, второй процессор 2, модули 3 памяти первой группы и модули 4 памяти второй группы. Процессор 1 соединен с модулями 3 и 4 памяти кодовыми магистралями 5, а процессор 2 соединяется с модулями памяти кодовыми магистралями б. Процессор 1 и процессор 2 связаны с модулями 3 и 4 памяти шинами "Запись" 7 и 8, а также - "Конец записи" 9 и 10.Устройство для управления резервированием информации включены в состав процессоров цифрового вычислительного комплекса.В устройство управления резервированием информации входят регистр 11 операции, подключенный к нему дешифратор 12 операций, блок 13 управления записью и триггер 14, предназначенный для оперативного управления резервированием информации.Входы регистра операций соединяются с выходами, регистра команд (на чертеже регистр команд не показан).Первый вход блока 13 управления записью соединяется с выходом элемента ИЛИ 15, первый вход которого соединен связью 16 с выходом дешифратора 12 операций, соответствующим операции "Запись". Второй вход элемента ИЛИ 15 соединен связью .17 с другим выходом дешифратора 12 операций, соответствующим операции "Запись с резервированием", а также с единичным входом триггера 14. Выход блока 13 управления записью соединен с первьм входом элемента И 18 и первым управляющим выходом устройства, который, в свою очередь, соединен с шиной 8 "Запись" .модулей памяти. Второй вход элемента И 18 соединен с единичным выходом триггера "4. Выход элемента И 18 соединен со вторым управляющим выходом устройства, Второй управляющий выход устройства соединен с шиной 7 "Запись" модулей памяти. Второй вход блока 13 управления записью соединен с Выходом элемента ИЛИ 19.Входы элемента ИЛИ 19 соединены с выходами двух элементов И 20 и 21.Первый вход элемента И 20 соединен с Остальные зоны памяти формируютсянулевым выходом триггера 14, Второй при выполнении процессорами другихвход элемента И 20 соединен с первым операций, являются индивидуальнымивходом элемента И 21 и выходом эле- для каждого из процессоров и не совмента ИЛИ 22. Второй вход элемента падают в двух группах модулей. ОбраИ 21 соединен с нулевым входом триг, 5 щенке на считывание проходит из гера 14 и выходом элемента ИЛИ 23, дго процессора только на соотВходы элемента ИЛИ 22 соединены с ветствующую ему группу модулей папервым и вторым входами устройства.Входы элемента и"И 23 соединены с Операция."Запись " выполняется в тРетьим и четвертым входами устройст комплексе следующим образом. ва. Первый, второй и третий, четвер- После Установки на регистре 11 тый входы устройства соединены с .операций кода операции, с выхода дешинами 9 и 10 "Конец записи" модулей шифратора 12 операций по связи 16памяти соответственно. поступает сигнал, который через элеПо кодовым магистралям 5 и 6 ци- мент ИЛИ 15 подается на вход блокафрового вычислительного комплекса 15 13 управления записью.передаются во все модули памяти адре- При выполнении операции "Запись с са и записываемая информация, Сигиа- РезеРвиРованием" с выхода дешифратолом, разрешающим выполнение записи , Ра 12 опеРаций по,.связи 17 поступает информации, передаваемой по кодовым сигнал на единичный вход триггера 14 магистралям 5 и 6, является сигнал 20 и на вход элемента ИЛИ 15. Блок 13"Запись", передаваемый по шинам 7 и управления записью запускается сиг из процессора. Об окончании записи налом с выхода элемента ИЛИ 15, оргаинформации в модуль памяти свидетель- низует передачу информации и адреса ствует выдача сигнала по шинам 10 из регистров процессора на кодовую "Конец записи" из модулей памяти в 25 магистраль, выдает сигналы "Запись" процессор. на шину 8, поступающие в модули памяМодули памяти имеют адресные се- ти соответствующей процессору группы, лекторы, с помощью которых фиксирует- и сигналы "Запись" через элемент ся совпадение математических адресов И 18, откРытый потенциалом с единичприсвоенных модулям, и адресов пере- З ого выхода триггера 14, на шины 7,ндаваемых по кодовым магистралям. Кро- поступающие в другую группу модулей30ме того, в модулях памяти имеютсяустройства местного управления, кото- Этот блок организует передачу инРые организуют поочередное обслужи- формации и адреса из регистров прование запросов от двух процессоров цессора на кодовую магистраль (сигДвум модулям памяти, находящимся в35 калами, не показанными на чертеже)разных группах, назначаются одни и и с задержкой выдает сигнал "Запись" те же математические адреса, на шину 8, который поступает в мовным рео рбо оплеса дули пЯ вущй пр .является одновременное решение разных сору гРУппы, Сигнал "Конец записи" задач под управлением диспетчерской 40 из модуля памяти, принявшего инфорпроцраммы, выполняемой на одном из мацию, поступает по шине 10 в пропроцессоров. В процессе работы в цессор на вход элемента ИЛИ 22, С модулях памяти с одинаковыми матема- выхода элемента ИЛИ 22 через элемент тическими адресамн, находящихся вИ 20, на второй вход которого посту- Разных группах, формируются общие 5 пает Разрешающий потенциал с нулевоинформационные зоны, содержащие дан- го выхода триггера 14. Сигнал с выные, необходимые как для одновремен хода элемента И 20 поступает на вход ного выполнения задач двумя процессо элемента ИЛИ 19 и с выхода его - на Рами, так и для сохранения информации втоРой вход блока управления записью, на слУчай выхода из строя одного из 5 Блок 13 УпРавления записью после модулей памяти. При отказе одного из этого организует переход процессора модулей памяти работу продолжает один на выполнение следующей операции. процессор (любой), который выполняет После завершения записи в модулях полный перечень задач, используя за- памяти обеих групп появляются сигнарезервированную в модуле памяти дру- лы "Конец записи" на входах элементов гой группы информацию. Задачи в ре- ИЛИ 22 и 23. Сигналы с выходов элезервном режиме работы выполняются ментов ИЛИ 22 и 23 поступают на вход реже, чем в основном, либо выборочно, элемента И 21. Если запись прошла в не в полном составе, только наиболее. модулях памяти обеих групп, на выховажные. де элемента И 21 появляется сигнал,Общие информационные зоны форми" фО который далее проходит через элемент руются при выполнении в процессоре ИЛИ 19 на вход блока 13 управления операции "Запись с резервированием", записью. Триггер 14 сбрасываетсякоторая применяется программистом в в исходное состояние сигналом сслучае необходимости записи информа выхода элемента ИЛИ 23. Блок 13 уп-. ции в две группы модулей памяти.45 равления записью организует переходпроцессора на выполнение следующих-операций.В цифровом вычислительном комплексе, использующем описанное устройство, повышается гибкость управлениясоставом резервируемой информации,благодаря чему расширяются функциональные возможности комплекса и повышается его надежность, более полноиспользуется физический объем памяти комплекса (повышается коэфиициентиспользования оборудования),Формула изобретенияУстройство для управления резервированием информации в вычислительных комплексах, содержащее регистр операций, выход которого подключен ко входу дешифратора, блок управления записью, выход которого соединен с первым управляющим выходом устройства, первый элемент И, первый и второй элементы ИЛИ, выходы которых подключены соответственно ко входам первого элемента И, входы первого элемента ИЛИ соединены соответственно с первым и вторым входами устройства, входы второго элемента ИЛИ соединены соответственно с третьим и четвертым входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и коэффициента использованияоборудования, в него введены триггер,третий и четвертый элементы ИЛИ, второй и третий элементы И, причем первый вход третьего элемента ИЛИ соединен с первым выходом дешифратора,второй выход которого подключен ковторому входу третьего элемента ИЛИи к единичному входу триггера, выХодтретьего элемента ИЛИ соединен с первым входом блока управления записью,1 О второй вход которого соединен свыходом четвертого элемента ИЛИ, авыход - подключен к первому входувторого элемента И, второй вход которого подключен к единичному выхо 15 ду триггера, выход второго элементаИ соединен со вторым управляющимвыходом устройства, нулевой входтриггера соединен с выходом первогоэлемента ИЛИ, входы третьего элемент та И подключены соответственно кр нулевому выходу триггера и к выходувторого элемента ИЛИ, выходы первого и третьего элементов И подключены соответственно ко входам четвертого элемента ИЛИ.Источники информации,принятые во внимание при экспертизе1.Патент США Р 3838261 ркл. 235-153 А Р (6 06 Г 15/16),опублик. 1974.2.Патент США 9 3905023,кл. 235-153 АК (С 06 Г 11/06),опублик. 1975 (прототип).акаэ 10056/67 Тираж ,7ВНИИПИ Государственногпо делам изобретений 113035, Москва, Ж56 П о комитетаи открыти Раушская аб., д.4/5 лиал ППП"Патент , г.ужгород,ул.Проектная,Составитель А,ЖереновРедактор В.Лазаренко Техрер М,ГолинкаКорректорИ,М3 одписноеСССР