Цифровой синусно-косинусный преобразователь

Союэ Советских Социалистических Республик(22) Заявлено 120977 (2) 2523362/18-09 (53)М. КЛ. с присоединением заявки Мо Н 03 К 5/156 96 01 5 7/12 Государственный комитет СССР по делам нэобретеннй н открытийИэобретенке относится к автоматике и вычислительной технике и может использоваться в качестве датчика кодов синусно-косинусных зависимостей и импульсов масштабных угловых меток 5 угла поворота антенны в устройствах первичной обработки радиолокационных станций.Известен цифровой синусно-косинусный преобразователь, содержащий дат чик прямого и инвертированного кодов, к соответствующим выходам которого подключены коммутатор кодов и сумматор, запоминающий блок, адресные входы которого соединены с выхо дами счетчика, синхронизатор, выходы которого соединены с блоком управления, выход старшего разряда датчика прямого и инвертированного кодов соединен с соответствующим входом 20 блока управления, один иэ выходов которого соединен с дополнительным входом коммутатора кодов, а два других - с входами счетчика, первая группа выходов запоминающего блока сое динена с первой группой входов множительного блока и выходного коммутатора кодов, вторая группа входов которого соединена с группой выходов множительного блока 1.). 30 Однако известный преобразователь имеет недоетаточное быстродействие.Цель изобретения - увеличение бы-, стродействия.Для этого в известный цифровой синусно-косинусный преобразователь, содержащий датчик прямого и инвертированного кодов введены накаплива- ющий сумматор, два цифровых компаратора, элемент ИЛИ-НЕ и блок формирования меток, при этом входы элемента ИЛИ-НЕ соединены с второй группой входов множительного блока, с входами первого кода первого цифрового компаратора и с выходами К младших разрядов коммутатора кодов, остальные выходы которого соединены с вхо" дами первого кода второго компаратора, входы второго кода которого сое" динены с выходами счетчика и адресными входами запоминающего блока, вторая группа выходов которого соедине" на с входами второго кода первого цифрового компаратора, входы слагаемого накапливающего сумматора соеди" нены с выходами выходного коммутатора кодов, выходы первого цифрового кбмпаратора, элемента ИЛИ-НЕ и дополнительные выходы запоминающего блока соединены с соответствующими входамиблока формирования меток, выходы блока управления соединены также с дополнительными входами накапливающего сумматора и блока формирования меток, выход второго цифрового компаратора соединен с дополнительными входамисоответственно выходного коммутатора кодов и блока управления.На чертеже представлена структурная электрическая схема предложенного преобразователя.Преобразователь содержит датчик1 прямого и инвертированного кодов, коммутатор 2 кодов, сумматор 3, накапливающий сумматор 4, выходной коммутатор 5 кодов, множительный блок 6, цифровые компараторы 7 и 8, элемент 33 ИЛИ-НЕ 9, запоминающий блок 10,счетчик 11, блок 12 формирования меток, блок 13 управления и синхронизатор 14.Преобразователь работает следующим образом. 20На выходах первой группы запоминающего блока 10 вырабатывается шести- разрядный код углового коэффициента К с весом младшего разряда 2 . На выходах второй группы запоминающего блока 10 вырабатывается.шестиразрядный код углаФ 0 (вес младшего разряда этого кода равен 2 Я 2радиан) такой, который дополняет четырехразрядный код на адресных входах запоминающего блока 10 до кода угла, кото- З 0 . рому соответствует метка 5 . На выходе 15 запоминающего блока 10 вырабатывается признак метки 5 , (П, 5 ), которому соответствует комбинацйя "0000" или "1000" кода на адресных З 5 входах запоминающего блока 10На выходе 16 запоминающего блока 10 вырабатывается признак метки ЗОф (П, 30 ), которому соответствует ком-, бийация "0000" кода на адресных входах этого блока.На выходе 17 блока 10 вырабатывается с учетом признака П, 30 признак метки 30 (П., 300) таким образом, если четырехразрядному коду на адресных входах блока .40 соответствует метка 30 , то П ЗО = 1, а если нет,то П 30 о = О.Блок 13 управления содержит три триггера и несколько логических комбинационных элементов.50Преобразователь по 12-ти разрядному коду угла А циклически вырабатывает 10-ти разрядные коды в 1 п А исоь А, импульсы масштабных угловых меток 5 (М А Я и 30 (И АЗб), а также фор мирует импульс конца определения кбда в 1 п А и импульс конца определения кода сови выдает эту информацию на выходы.Старшие разряды у кодов 1 пАи щ сов 4 знаковые и определяются по двум старшим разрядам датчика 1, Поэтому 12-ый разряд датчика 1 является знаковым разрядом кода ь 1 п А, а знаковый разряд кода сова вырабатывается сумматором 3 как сумма по модулю два логических значений двух старших разрядов датчика 1.Определение кодов чисел 11 п 41 и сояосуществляется методом кусочно- линейной аппроксимации и использованием тригонометрических формул приведения.Аппроксимация функций производится в угле от нуля до 90 , который разбит на 16 равных участков, т,е. вычисление функции ьпА 1 илисоь 1 производится по приведенному углу Р или10-ти разрядный код которого снимается с выходов коммутатора 2 кодов,.где;-х(= ф ,Ь=2 АТ 2 Е-О,2 - ПРИВЕДЕННЫЙ Угсл,величина которого определяется прямым кодом 10-ти младших разрядов датчика 1,21= ЮВ=2 Т 2 Е"а"2 - приведенный угол,Фвеличина которого определяется инверсным кодом 10- младших разрядовдатчика 1,а; 2 " - соответственно разряднйй и весовой коэффициенты 1-горазряда хода датчика 1.Для преобразования приведенныйугол в(в) разделен йа две части:Ь; или 6 - управляющую часть,представлейную кодом четырех старшихразрядов коммутатора 2 кодов,илип - аппроксимирующую часть, представленную кодом шестимладших разрядов коммутатора 2 кодов.При этом в устройстве с помощьюблока 13 управления коды 1 пи1 соь А 1 определяются последовательнов каждом цикле преобразования, состоящем из двух периодов Т 1 и Т 2. Втечение периода Т 1 определяется код1 ь 1 пА 1, а в течение периода Т 2код 1 соь Ж 1.Для этого блок 13 по значении11- го разряда датчика 1 вырабатываетна выходе для коммутатора 2 кодовуправляющий сигнал таким образом,чтоесли а= О,то в течение периода Тс коммутатора 2 снимается код К , ав течение периода Т - код В и наобо 2рот, если а = 1.Перед началом цикла преобразования в сумматоре 4 и счетчике 11 содержатся результаты предыдущего цикла преобразования.Для определенности будем считать,что начиная с этого момента и до окончания рассматриваемого цикла преобразования код не изменяется, а а, =О, т.е. перед началом цикла йреобразования с выходов коммутатора 2 кодов снимается код угла Ь0 проксимации, определяемый кодом Ва 3 может принимать значения из ряда 0,1. . , 15.Кьд 8 на компараторе 8 сравнивается с текущим кодом Ь (с) счетчика 11, поступающим на адресные входыблока 10.В результате этого компаратор 8вырабатывает логический сигнал Г = 0,20еслиВ (с) и Г = 1, если Ьг=Ь (с),Сигнал Г поступает на управляющийвход выходного коммутатора 2 кодов ина один из входов блоков 13 управления.При этом, если Г, = 0, то входыслагаемого сумматора 4 подключены квыходам первой группы блоков 10, накоторый последовательно будет выраба- Зтываться шестиразрядный код угловогокоэффициента К, К К К; . ПодК 1 понимается код числа (ь 1 п Ь;ь 1 п Ь; ), вес младшего разряда которого равен 2Так как преобразователь выполненна элементной базе, триггера которойпереключаются в момент после оконча-. ния импульсов на их синхронизирующих(счетных 1 входах, то после окончания-го импульса серии М 1 в сумматоре 4 40будет содержаться код числа ь 1 п Ь,а сигнал Г будет равен "1".По сигналу Г = 1 коммутатор 5подключает на входы слагаемого сумматора 4 выходы множительного блока 6. 45На первую группу входов множительного блока 6 поступает код Эппр, ана входы второго - код КПоэтому на входы слагаемого сумматора 4 будет поступать код числа 50ЬаепрПод Ьв выражении Ь ппр . К понимается число межцу "0" и "1 ф, определяемое шестью младшими разрядами кода 3 . После окончания последнего импульса серии М 1 с выходов сумматора4 будет сниматься код числа зЬ ++Ьдппр К = 141Так как при Г= 1 Ь = Ь(с), тов этот момент на адресные входы блока10 поступает код угла Ъ, бОСледовательно, при Г1на выходе 15 блока 10 вырабатывается признак метки 5 (П 5 ), которому соответствует комбинация ".0000"или фф 1000" кода Ь 65 ла ЬЗатем блок 13 управления генерирует импульс конца преобразования,Цикл преобразования начинается с приходом от синхронизатора 14 на блок 13 управления старт-импульса.По этому импульсу блок 13 вырабатывает сигнал установки в "0" сумматора 4 и счетчика 11, а затем вырабатывает серию из М 1 импульсов, которые поступают на тактовый вход сумматора 4 и счетный вход счетчика 11.Причем М =+ 1, где:1:0рсй 1 - номер участка ап 1".7 на выходе 16 блока 10 вырабатывается признак метки 30 (П 30 ),(П 30 ),- на второй группе выходов блока10 вырабатывается код угла Ом,0 такой величины, который дополняет кодугла В до кода угла, которому соот"ветствует метка 5 о,Код Ь сравнивается с кодом 8Фппркомпаратором 7, на выходе котороговырабатывается логический сигналГ = 0, если ЬмФЬпр и Г= 1, еслиЬм - ЬаппрКодЬаппр поступает на входы элемента ИЛИ-НЕ 9, на выходе котороговырабатывается логический сигналГ = 1 если Ьоппр = О, и Г = О, если ВаппрЛогические сигналы П 5 , П 30п 7 30 , Г и Г поступают на входыоблока 12 формирования меток.Так как с выходов коммутатора 2 .кодов снимается код Ь , то цо сигна-.лу Г = 1 и очередному тактовому импульсу блок 13 управления генерирует импульсы опроса.По импульсу опроса, совпадающемус последним импульсом серии М 1, блок12 формирования меток вырабатываетимпульсы метки 5 о (МА 5 о), если П5Г, ЧГ, .= 1 и вырабатывает импульсыметки ЭОо(М А 30 ф),. если Пь 30 оАГ 1 Г ППосле этого блок 12 управленияподключает на входы коммутатора 2кодов код Ь и генерирует на выходустройстваимпульс окончания периодаТ преобразования, по которому с выходов устройства снимается кодп.,На этом период Т, заключается иначинается период Т , в котором блок13 управления вновь генерирует сигнал установки в нуль сумматора 4 исчетчика 11, а затем вырабатывает се" .рию из М 2 импульсов, поступающих натактовый вход сумматора 4 и счетныйвход счетчика 11.Примем М) + 1,1:10где рС а,. 2 - номер участка аппрок"Й 7 симации, определяемый кодом ВТак как в периоде Т вычисление (соьЮ 1 производится по йриведенному углу Ь , то по сигналу Г м 1 блок 13 управления импульс опроса не вырабатывает.После окончания последнего импуль" са серии М 2 по управляющему сигналу с блока 13 управления коммутатор 2 кодов подключает на выходы код угпо которому с выходов устройства может сниматься код числа соз 4. -На этом цикл вычислений заканчивается, а следующий цикл начнется толь" ко с прихЬдом на блок 13 управления от синхронизатора 14 очередного старт-импульса.Таким образом, импульсы меток МА 5 и М д.ЗОф будут вырабатываться по последнему импульсу серии м 1, если а, =. О, или по последнему импуль- су серии й 2, если а = 1,а длитель,ность цикла преобразования будет величиной постоянной и определяется выражением 10 15 где и - разрядность датчика 1,2- число участков аппроксимации,К - число мпадших разрядов датчика 1, по которым производится аппроксимация функции на -м участке,Формула изобретения Цифровой синусно-косинусный преоб- З 5 разователь, содержащий датчик прямого и инвертированного кодов, к соответствующим" выходам которого подключен коммутатор кодов и сумматор, запоминающий блок, адресные входы которого сое" динены с выходами счетчика, синхрони- О затор, выходы которого соединены с блоком управления, выход староего разряда датчика прямого и инвертированного кодов соединен с соответствующим входом блока управлення, один из 45 где ф - период частоты следованияТитактовых импульсов синхронизатора 14.Следовательно, в общем случае длительность времени цикла преобразова ния "составляет., о-К выходов которого соединен с дополнительным входом коммутатора кодов, адва других - с входами счетчика, первая группа выходов запоминающего блока соединена с первой группой входовмножительного блока и выходного коммутатора кодов, вторая группа входовкоторого соединена с группой выходовмножительного блока, о т л н ч а ющ и й ся тем, что, с целью увеличения быстродействия, введены накапливающий сумматор, два цифровых компаратора, элемент ИЛИ-НЕ и блок формирования меток, при этом входы элемента ИЛИ-НЕ соединены с второй группойвходов множительного блока, с входамипервого кода первого цифрового компаратора и с выходами К младших разрядов коммутатора кодов, остальные выходы которого соединены с входамипервого кода второго компаратора,входы второго кода которого соединеныс выходами счетчика и адресными входами запоминающего блока, втораягруппа выходов которого соединена свходами второго кода первого цифрового компаратора, входы слагаемогонакапливающего сумматора соединеныс выходами выходного коммутатора кодов, выходы первого цифрового компаратора элемента ИЛИ-НЕ и дополнительные выходы запоминающегоблока соединены с соответствующимивходами блока формирования меток,выходы блока управления соединенытакже с дополнительными входами накапливающего сумматора и блока форми"рования меток, выход второго цифрового компаратора соединен с дополнительными входами соответственно выходного коммутатора кодов и блока управления. Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРпо заявке 2440317,кл Н 03 К 5/156,1977.аз 9 филиал ППП "Патентф, г. ужгород, ул. Проектная,3/23ВНИИПИпо113035 Тираж 995Государственного елам изобретений Москва, Ж, Р Подписноекомитета СССРи открытийушская наб., д. 4/5