Декодирующее устройство циклического кода

Союз Советскик Социалист ически к Республик(51)М, Кл,з Н 03 К 13/32 Государственный комитет СССР по делам изобретений и открытии(72) Авторы изобретения Е.Н.Максаков и В,Д.Лосев Ленинградский ордена Ленина электротехнический институт имени В.И,ульянова(Ленина)(54) ДЕКОДИРУЮЦЕЕ УСТРОЙСТВО ЦИКЛИЧЕСКОГО КОДА1Изобретение относится к области импульсной техники и может использоваться при декодировании импульсных сигналов.Известны декодирующие устройства полных групповых и укороченных кодов, основанных на умножении или делении принятых двоичных последователей на порождающий полином (1.Недостатком этих устройств является низкая помехоустойчивость в рамках корректирующей способности кода.Известно декодируюцее устройство, содержацее первый регистр сдвига, состояций из К-разрядов, второй и третий регистры сдвига, каждый из которых состоит из К-групп по К-разрядов в каждой, четыре сумматора по модулю два, два инвертора, диэъюнктор и генератор сдвигающих импульсов, выход которого соединен с синхронизирующими входами всех разрядов всех трех регистров сдвига, шина входного сигнала соединЕна со входом первого сдвигающего регистра и с первым входом первого сумматора, второй вход которого соединен с выходом старшего разряда полярной ячейки второго регистра сдвига и с перчым входом второго сумматора по модулю два, второй вход которого соединен с выходом старшего разряда первой группы второго регистра, выходпервого сумматора по модулю два соединен со входом первого разряда первой группы второго регистра сдвига,выход второго сумматора по модулюдва соединен с первым разрядом второй группы второго регистра сдвига,вторая и последующие ячейки второгорегистра сдвига соединены последовательно, выход первого регистра соединен с первым входом третьего сумматора по модулю два, вход третьего 15 регистра соединен с выходом третьегорегистра и с первым входом четвертого сумматора по модулю два, второйвход которого соединен с ьыходомстаршего разряда первой группы тре тьего регистра сдвига, выход четвертого сумматора по модулю два соединен с первым разрядом второй группытретьего регистра сдвига, вторая ипоследуюцие группы третьего регист ра сдвига соединены последовательно,выходы всех разрядов второго регистра соединенных с информационными входами соответствующих разрядов третьего регистра, выходы первых разрядов 30 второй и последующих групп третьего5 О 15 20 25 ЗО 40 45 50 55 60 65 регистра соединены с соответствующими К-входами диэъюнктора, нйход.первого разряда перйой ячейки третьего регистра соединен через первыйинвертор с первым входом дизъюнкторавыход которого соединен через второй,инвертор со вторым входом третьегосумматора по модулю дна 21,Недостатком, известного устройства является низкая помехоустойчивость,обусловленная тем, что при передачеинформации по зашумленным каналамсвязи вследствие воздействия импульсов помехи возникают искажения в полезном сигнале в виде дроблений, искажений краев, появления импульсовна месте пауз, происходит регистрация сигнала в декодирующем устройстве без учета временных параметровимпульсов, ухудшаются характеристики помехоустойчивости.Целью изобретения является повышение помехоустойчивости передачи информации,Поставленная цель достигается тем,что в устройство содержащее первыйрегистр сдвига, состоящий из К-разрядов, второй и третий регистры сдвига, каждый из которых состоит изК-групп по К-разрядов в каждый, четыре сумматора по модулю два, дваинвертора, дизъювктор и генераторсдвигающих импульсов, выход которого соединен с синхронизирующими входами всех разрядов всех трех регистров сдвига, шина входного сигнала соединена со входом первого регистрасдвига и с первым входом первогосумматора, второй вход которогосоединен с выходом с таршего раз -ряда последней ячейки в торого регистра сдвига и с первым входомвторого сумматора по модулю два,в торой вход которого соединен свыходом с таршего раз ряда первойгруппы второго регистра, выходпервого сумматора по модулю двасоединен со входом первого разрядапервой группы второго регистра сдвига, выход второго сумматора по модулюдна соединен с первым разрядом второй группы второго регистра сдвига,вторая и последующие ячейки второгорегистра сдвига соединены последовательно, выход первого регистра соединен с первым входом третьего сумматора по модулю два, вход третьегорегистра соединен с выходом третьегорегистра и с первым входом четвертого сумматора по модулю два, второйвход которого соединен с выходомстаршего разряда первой группытретьего регистра сдвига, выход четвертого сумматора по модулю дна соединен с первым разрядом второй группытретьего регистра сдвига, вторая ипоследующие группы третьего регистрасдвига соединены последовательно, выходы всех разрядов второго регистра соединены с информационными входами соответствующих разрядов третьего регистра, выходы первых разрядов второй и последующих групп третьего регистра соединены с соответствующими К-нходами дизъюнктора,выход первого разряда первой ячейки третьего регистра соединен через первый иннертор с первым входом дизъюнктора, выход которого соединен через второй инвертор со вторым входом третьего сумматора по модулю два, введены дополнительно дне группы по К-инверторов, К-дизъюнкторов, К-сумматорон по модулю два, К-конъюнкторов, мажоритарный элемент и делитель частоты, причем входы первой группы дополнительных инверторов соединены с выходами второго и последующих раэра сдвига, выходы первой группы дополнительных инверторов соединены с первыми входами соответствующихдополнительным дизъюнкторон, выходы вторых и последующих разрядов второй и последующих групп третьего регистра сдвига соединены с соответстнующими К-входамидизъюнк торов, выходы дополнительных дизъюнкторов через иннерторы второй дополнительной группы соединены с первыми входами дополнительных сумматоров по модулю два, вторые входо которых соединены соответственно с выходами первой К-разрядон первого регистра сдвига, выход третьего сумматора и выходы всех К-дополнительных сумматоров соединены с первыми входами соответствующих конъюнкторов, вторые входы которых соединены с вы- ходом делителя частоты, вход которого соединен с выходом генератора сдвигающих импульсов, выходы конъюнкторов соединены с соответствующими нходами мажоритарного элемента, выход которого подключен к выходной шине.На чертеже представлена блок-схема предлагаемого ус тройс тв аДекодирующее устройство циклического кода содержит регистр 1 сдвига, состоящий иэ К-разрядон, регистры 2 и 3 сдвига, каждый из которых состоит из К-групп по К-разрядов в каждой, сумматоры по модулю дна 4-9, инверторы 10-15, дизъюнкторы 16-18 конъюнкторов 19-21, мажоритарный элемент 22 и генератор сдвигающих импульсов 23, выход которого соединен со всеми синхронизирующими входами всех разрядов регистров 1-3, шина входного сигнала 24 соединена со входом регистра 1 и с первым входом сумматора.по модулю дна 4, второй вход которого соединен с выходом последнего разряда последней группы регистра 2.и с первым входом сумматора по модулю два 5, второй вход которого соединен с выходом последнего разряда первой группы регистра 2, выход суМматора по модулю два 4 со 758514единен со входом первого разряда первой группы регистра 2, выход сумматора по модулю два 5 соединен с первым разрядом второй группы регистра 2, вторая и последующие группы регистра 2 соединены последовательно, выход регистра 3 соединен с выходом регистра 3 и с первым входом сумматора по модулю два 7, второй вход которого соединен с выходом поледнего разряда первой ячейки регистра 3, выход сумматора по модулю два 7 соединен с первым разрядом второй группы регистра 3, вторая и последующие группы регистра 3 соединены последовательно, выходы всех разрядоврегистра 2 соединены с информационными входами соответствующих разрядов регистра 3, выход первого разрядапервой группы регистра 3 соединен через инвертор 10, а выходы первых разрядов второй и последующих групп регистра 3 соединены непосредственно ссоответствующими входами диэъюнктора 16, выход последнего разряда первой группы регистра 3 соединен через инвертор 12, а выходы последних разрядов второй и последующих групп регистра 3 соединены непосредственно с соответствующими входами дизъюнктора 18, выход промежуточного разряда пер вой группы регистра 3 соединен через инвертор 11, а выходы промежуточных разрядов второй и последующих групп регистра 3 соединены непосредственнос соответствующими входами дизъюнктора 17, выходы диэъюнкторов 1 бчерез инверторы 13-15 соединены с первыми входами сумматороав по модулю два б, 8 и 9, вторые входы которыхсоединены с соответствующими раэрядами регистра 1, выходы сумматоров по модулю два б, 8 и 9 соединены с первыми входами конъюнкторов 19, 20 и 21, вторые входы которых соединены с выходом делителя частоты 18, вход кОторого соединен с генератором сдвигающих импульсов 23, выходы конъюнкторов 19,20, и 21 соединены с соответствующими входами мажоритарного элемента 22, выход которого подключен к выходной шине.Декодирующее устройство циклического кода работает следующим образом,Частота сдвигающих импульсов с генератора сдвигающих импульсов 22 в К-раз превышает входную частоту импульсной последовательности, поэтому каждому разряду кодовой комбинации отводится К-разрядов регистра сдвига 1 и К-групп на каждый символ синдрома в регистрах сдвига 2 и 3.Каждая ячейка имеет К групп, Входная последовательность с сохранением в.ременных параметров импульсов и пауз поступает в регистры 1 и 2, Сформировавшиеся в регистре сдвига 2 К-остатков от деленияна порождающий полином, за счетобработки всех первых разрядов каждого разряда кода, вторых и до К-тых,параллельно во времени переписываются в регистр сдвига 3, где производится определение мест искаженийпутем логического сдвига остатковот деления, Содержимое первых разрядов каждойгруппы поступает надизъюнктор 16 промежуточных и пос.педних разрядов диэъюнкторы 17, 18сигналы с которых осуществляют коррекцию искажений входной последовательности, поступающей из регистра15 сдвига 1 в сумматоры по модулю дваб, 8 и 9, Информация иэ которых считывается сигналом с делителя частоты 18, делящего частоту импульсовна К в мажоритарный элемент, который определяет по большинству 020 или1соответствие сигналы данной позиции,Таким образом, декодируюшее устройство непосредственно корректируетискажения, возникшие в сигнале, беэнормирования элементов кода по длител ь нос ти.Благодаря тому, что сигиал запоминается с сохранением временных параметров каждого импульса,декодирую - 30 щее устройство оперирует непосредственно с искажениями сигналов, чтодает возможность получить более высокие характеристики помехоустойчивости.Формула из об ре тени яДекодирующее устройство цикличес кого кода, содержащее первый регистрсдвига, состоящий иэ К-разрялов, второй и третий регистры сдвига, каждыйиз которых состоит из К-групп поК-разрядов в каждой, четыре суммато ра по модулю два, два инвертора,диэъюнктор и генератор сдвигающихимпульсов, выход которого соединенс синхронизирующими вхолами всех разрядов всех .трех регистров сдвига, шина входного сигнала соединена совходом первого регистра сдвига и спервым входом первого сумматора, второй вход которого соединен с выходомстаршего разряда последней ячейкивторого регистра сдвига и с первым 55 входом второго сумматора по модулюдва, второй вход которого соединенс выходом старшего разряда первойгруппы второго регистра, выходпервого сумматора по модулю два сое динен со входом первого разряда первой группы второго регистра сдвига,выход второго сумматора по модулюдва соединен с первым разрядом второй группы второго регистра сдвига, 65 вторая и последующие ячейки второгорегистра сдвига соединены последовательно, выход первого регистра соединен с первым входом третьего сум-матора по модулю два,вход третьего регистра соединен с выходом третьегорегистра и с первым входом четвертого сумматора по модулю два, второйвход которого соединен с выходом старшего разряда первой группы третьегорегистрасдвига, выход четвертогосумматора по модулю два соединен с 10первым разрядом второй группы третьего регистра сдвига, вторая и последующие группы третьего регистрасдвига соединены последовательно, выходы всех разрядов второго регистрасоединены с информационными входами 15соответствующих разрядов третьегорегистра, выходы первых разрядов второй и последующих групп третьего регистра соединены с соответствующимиК-входами дизъюнктора, выход первого 20разряда первой ячейки третьего регистра соединен через первый инвертор спервым входом дизъюнктора, выход которого соединен через второй инверторсо вторым входом третьего сумматора 25по модулю два, о т л и ч а ю щ е еся тем, что, с целью повышения помехоустойчивости, в него введены дополнительно две группы по К-инверроров, К-дизъюнкторов, К-сумма Оторов по модулю два, К-конъюнкторов,мажоритарный элемент и делитель частоты, причемвходы первой группы дополнительных инверторов соединены с выходами второ:о и последующих разрядов первой группы третьего регистрасдвига, выходы первой группы дополнительных инверторов соединены с первыми входами соответствующих дополнительным дизъюнкторов, выходы вторыхи последующих разрядов второй и последующих групп третьего регистра сдвига соединены с соответствующимиК-входами соответствующих дополнительных дизъюнктороз, выходы дополнительных дизъюнкторов через инверторывторой дополнительной группы соединены с первыми входами дополнительныхсумматоров по модулю два, вторые входы которых соединены соответственнос выходами первой К-разрядов первого регистра сдвига, выход третьего сумматора и выходы всех К-дополнительных сумматоров соединены с первыми входами соответствующих конъюнкторов, вторые входы которых соединеныс выходом делителя частоты, вход которого соединен с выходом генераторасдвигающих импульсов, выходы конъюнк -торов соединены с соответствующимивходами мажоритарного элемента, выходкоторого подключен к выходной шине.Источники информации,принятые во внимание при экспертизе1. Патерсон У., Уэлдон Э. Коды,исправляющие ошибки, М: Мир, 1976,с, 265-273.2. Берлекэмп Э, Алгебраическая теория кодирования, М;, Мир, 1971, с.132758514 Составитель Н,Коноваловедактор Н,Катаманина Техред Н. Гаврилешко Корректор Н,Григо ал ППППатент , г,ужгород, ул,Проектная, 4 каэ 5653/50 Тираж 9 ЦНИИПИ Государств по делам изобре 113035; Москва, Ж