Цифровое множительно-делительное устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(22) Заявлено 110478 (21) 2605068/18 - 24 Р 1)М. КЛ.г с присоединением заявки Мо(23) Приоритет С 06 Р 7/39 Государственный комитет СССР по делам изобретений и открытий(71) Заявитель Украинский заочный политехнический институт(54) ЦИФРОВОЕ МНОЖИТЕЛЬНО - ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО Изобретение относится к вычислительной технике и может найти применение при построении специализированных вычислительных устройств, применяемых в системах автоматическогоуправления и контроля, особенно припереработке информации от инерционных объектов.Известно делительное устройство,содержащее фиксаторы уровня делителя и делимого, вариаторы значений,интегрирующий усилитель и блокрезультата, Для обеспечения делениязнакопеременных аналоговых величинв устройстве установлен подключен" 15ный квариаторам значений делимогои делителя блок суммирования, атакже блок сравнения амплитуд,подключенный ко входу блока результата.20Быстродействие данного устройстваопределяется отношением входных величин х и у:Г=К у 111,При большом значении входной величины х быстродействие этого устройства невелико, К недостаткам данного устройства также следует отнести недостаточные функциональные возможности, за Наиболее близким техническим решением к данному изобретению является цифровое множительно-делительное устройство, содержащее двухканальный преобразователь код-частота, два счетчика импульсов, регистр сомножителя и. схему сравнения, причем счетные входы счетчиков. соединены с выходами двухканального преобразователя код-частота, выходы первого счетчика импульсов соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с выходом регистра сомножителя (,21 При вычислении выражения й в -гЪ х все операций в этом устройстве осугществляются за время Г=К-. При зна.хчительных величинах г это время также оказывается значительным, Например й=.ч 91 94х 90Коэффициент К т 1 ля простоты решения можно принять равным 1. Тогда с=-= - = 1 ед. времег 91х 90 ни.Цель изобретения - повышение быстродействия.групп двухканальный преобраэонатель 20 код-частота, служащий для преобразования двух кодов н дне частоты, к одному иэ нходон которого через элементы 15, 16 н 19 И соответственно подключен выход ячейки 6 памяти вход блока 13 вычитания и выход блока 13 вычитания, а ко второму входу - вход блока 3 вычитания через элемент 12 И; дна счетчика 21 и 22 импульсов, входы котэрых соединены с выходами преобразователя 20, схему 23 сравнения, определяющую равенство кодов, регистр 24 сомножителя для хранения одного нз сомножителей, причем выход счетчика импульсов 21 соединен со входом схемы 23 сравнения, со вторым входом которой соединен выход регистра 24,нход регистра 24 соединен с выходами блоков 1-3 вычитания через элементы 14, 17 и 18 И соответственно, блок 25 суммирования, ко входу которого подсоединен выход счетчика 22 импульсов, а выход его является выходом устройства и он же соединен со входом блока 5 вычитания, регистр 26 сдвига, служащий для управления функционированием устройства: элемент 27 ИЛИ, причем вход регистра 26 сдвига соединен с ныходом схемы 23 сравнения, а выходы - с управляющими входами элементов 12, 14-19 И и со входами элемента 27 ИЛИ,Устройство осуществляет множительх ч но-делительную операцию вида г - -+Ч с использованием принципа слежения за изменением входных величин, т.е. устройство производит вычислительные операции не с самими входными не- личинами, а с их приращениями.Алгоритм функционирования устройства определен при помощи вычисления для приведенного выше выражения конечноразностного уравнения вида: 3+дЧ %-г д 2. дХ+ д 1 ф дМ+д%,+д 1+О + дгде у+ду, Ч+дЧ- текущие значения входныхвеличин;х,Я,д - предыдущиео значения входных величин;ьч.,дх,ду,дЧ,аы, - приращениявходных величин,Реализация данного выражения производится с помощью трех доразнерток,осущестнляемых последовательно повеличинам д х, ду и дЧВеличины х+дх, у+ ду, Ч+ дЧ, Ч/+д,являющиеся текущими нходными величинами, поступают на входы блоков 1-5нычитания на вторые входы которыхпоступают предыдущие значения входныхвеличин, записанные ранее и ячейки6-10 памяти. Таким образом, на ны 55 Поставленная цель достигаетсятем, что в цифровое множительно-делителЬное устройство дополнительно ннеденю ячейки памяти, блоки вычитания,семь групп элементов И, регистр сдвига, элемент ИЛИ, блок суммирования,причем выходы блоков вычитания сперного по пятый соединенысо входами соответствующих ячеек памяти, выходы которых соедииена со входами вычитаемого блоКов вычитания, а входы уменьшаемогоспервого по четвертый блоков нычитанйя являются входами устройства.Входы уменьшаемого пятого блока вычитания соединены с выходами блокасумМирования, первая группа входов 15которого, соединена с выходом второго счетчика импульсов, вторая группа входов - с выходами четвертогоблоКа вычитания, а третья группавходов с выходами пятой ячейки памяти и входами уменьшаемого шестогоблока вычитания, входы вычитаемогокоторого соединены с выходами четвертой ячейки памяти, выходы первого, второго и третьего блоков вычитания соединены соответственно через элементы И первой, четвертойи Шестой группы со входами регистрасомножителя, выходы первой ячейкипаМяти, шестого блока вычитания,входы уменьшаемого второго блока вычитания соединены соответственночерез элементы И второй, третьей исеЦьмой групп соединены с первойгруппой входов двухканального преобразователя код-частота, вторая группа входов которого соединена черезпятую группу элементов И со входамиумЕньшаемого третьего блока вычитания, первый выход регистра сдвигасоединен с управляющими входами перного и третьего элементов И и с первым входом элемента ИЛИ, второй выход - с управляющими входами элементон И второй и четвертой групп и совтОрым входом элемента ИЛИ, а третий выход с управляющими входамиэлементов И шестой и седьмой группи третьим входом элемента ИЛИ, выходкоторого соединен с управляющимивхОдами элементов И пятой группы, 50выход схемы сравнения подключен куправляющему входу регистра сдвига,На чертеже представлена блок-схема цифрового множительно-делительного устройства.устройство содержит блоки 1-5.вы 1 йтания и ячейки 6-10 памяти, служащие для запоминания входных величин и их приращений, причем выходыячеек памяти соединены со входамиблоков вычитания, элемент 11 ИЛИ 60и элемент 12 И пятой группы, блок13 вычитания, ко входам которого подключены выходы ячеек памяти 9 и 10,элементы 14-19 И первой, второй,третьей и четвертой, шестой и седьмой 65ходах блоков 1-5 вычитания образуются приращения входных величин х, ду, дЧ ьИ, Выходы ячеей 9 и 10 памяти подключены к блоку 13 вычитания, на выходе которого образуется разность И-г. 5Иножительно-делительная операция осуществляется за 4 такта. В первом такте сигнал с первого потенциального выхода регистра 26 сдвига поступает на управляющие входы элементов 14 и 16 И и через элемент 11 ИЛИ на управляющий. вход элемента 12 И и открывает их. Одновременно с первого импульсного регистра 26 сдвига через элемент 27.ИЛИ формируется сигнал на установку счетчиков 21 и 22 в нулевое положение. Таким образом, через элемент 16 И на один иэ входов преобразователя 20 поступает сигнал Ч+дЧ со входа блока 2 вычитания.На второн вход преобразователя 20 пос тупает сигнал у+ду со входа блока 3 вычитания через элемент 12 И, Счетчик 21 заполняется импульсами, поступающими с одного из выходов преобразователя 20 с частотой 25 К (ч+дЧ) . 1 где К - коэффициент пропорциональ.ности;Ч+дЧ - код числа, поступающий 30на один из входов преобразователя 20.Одновременно счетчик 22 заполняется импульсами, поступающими са. второго выхода преобразователя 20 с час- З 5тотойЕ = К (у+ду),где у+ду - код числа, поступакщийна второй вход преобразователя 20.Как только число, накопленноесчетчиком 21, станет равным числудх, хранящемуся в регистре 24, схема23 равнозначности формирует импульс,который установит регистр 26 сдвигав следующее положение. Это вызывает ф 5закрывание элементов 14 и 16 И изакрывание элемента 12 И на периодпереключения.Время , в течение которого записывалась информация в счетчики, опре 50деляется выражениемдХ(Мф дМ)По истечении этого времени счетчик 22 зафиксирует число 55 М = (Ю-г) дЧ Ч+дЧ Операции считывания, установки нулей и разрешений записи в ячейки памяти осуществляются устройствами, входящими непосредственно в вычислительный или управляющий коэилекс (на чертеже не показаны). 60 При поступлении результата вычислений в вычислительную машину она посылает импульс на вход регистра 26 сдвига, разрешающий последующую работу устройства. 65= СМЧ+дЧ) = (Ч+дЧ)1 Ч+дМ т.е. первое слагаемое в выраженииалгоритма вычислений. Это слагаемоев блоке 25 суммирования суммируетсяс величиной дФ и величиной г, поступающими в блок суммирования в начале функционирования. При установке регистра 26 сдвига во второе положение со второго импульсного выхода регистра сдвига через элемент 27 ИЛИ формируется импульс на установку счетчиков 21 и 22 в нулевое положение. Со второго потенциального выхода регистра 26 сдвига сигнал поступает на управляющие входы элементов 15 и 17 И, а через элемент 11 ИЛИ - на управляющий вход элемента 12 И и открывает их. Через элемент 15 И на один из входов преобразователя 20 поступает величина х с выхода ячейки 6 памяти, через элемент.17 И в регистр 24 поступает величина ду на второй вход преобразователя 20 поступает величина Ч+дЧ через элемент 12 И. В устройстве происходят процессы, аналогичные описанным выше, и на выходе счетчика 22 форми.дЧ руется второе слагаемое И- которое суммируетсяфс числом, уже имеющимся в блоке суммирования 25.В третьем такте открываются элементы 12, 18 и 19 И, на один вход преобразователя 20 поступает величина М-г, на второй его вход поступает величина Ч+ьЧ, на вход регистра 24 - величина дЧ На выходе счетчика 22 формируется третье сла- гаемое и суммируется в блоке 25 суммиро -вания с имеющимся там числом.В четвертом такте с четвертогоимпульсного выхода регистра 26сдвига формируется сигнал на считывание результата вычислений г+дгс выхода блока 25 суммирования и наразрешение записи имеющихся входныхвеличин в ячейки 6-10 памяти. Такимобразом, входные величины, выполнявшие в вычислении роль текущих величин, записываясь в ячейки памяти,становятся предыдущими, величины, поступающие на входы блоков 1-5 вычитания от внешних источников, становятся текущими, а на выходах этих блоков вычитания формируются новые приращения входных величин.Быстродействие устройства определяется следующим образомЙа ау дчС -( +С + , - +1РЕщ 1 2Ч+дЧ Ч+дЧ Ч .ЧСравнительные испытания на цифровой модели данного следящего цифрового множительно-делительного устройства с известным показали, что при текущих значениях входных величин:к+ах=100у+ау = 100, Ч+аЧ = 100,предыдущих значенияхх . 90, у = 90, ч .= 90, т.е, изменении входных параметров до 10, при которыхах = 10, ау = 10, дЧ = 10,вреМя решенияСРш = 0,3 ед, времени, т.е. время решения в сравнении с имеющимся мноВительно-делительным устройством, сокращено более чем в 3 раза,Формула изобретенияЦифровое множительно-делительное устройство, содержащее двухканальный преобразователь код-частота, два счвтчика импульсов, регистр сомножитедя и схему сравнения, причем счетные входы счетчиков импульсов соединены с выходами двухканального преобраэователя код-частота, выходы первого счетчика импульсов соединены с Первой группой входов схемы сравнения, вторая группа входов которой соЕдинена с выходом регистра сомножителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него дополнительно введены ячейки памяти, блоки вычитания, семь групп элементов И, регистр сдэига, элемент ИЛИ, блок суммировайия, причем выходы блоков вычитания с первого по пятый соединены со входами соответствующих ячеек памяти, выходы которых соединены со входами вычитаемого блоков вычитания,а входы уменьшаемого с первого почетвертый блоков вычитания являютсявходами устройства, входы уменьшаемогс пятого блока вычитания соединены5 с выходами блока суммирования, первая группа входов которого соединенас выходом второго счетчика импульсов,вторая группа входов - с выходамичетвертого блока вычитания, а третья1 О группа входов с выходами пятой ячейкипамяти и входами уменьшаемого шестогоблока вычитания, входы вычитаемого1 которого соединены с выходами четвертой ячейки памяти, выходы первого,второго и третьего блоков вычитаниясоединены соответственно через элементы И первой, четвертой и шестойгруппы со входами регистра сомножителя, выходы первой ячейки памяти,шестого блока вычитания, входы уменьшаемого второго блока вычитания соответственно через элементы И второй,третьей и седьмой групп соединеныс первой группой входов двухканального преобразователя код-частота,25 вторая группа входов которого соединена через пятую группу элементов Исо входами уменьшаемого третьегоблока вычитания, первый выход регистра сдвига соединен с управляющимиЗО входами первого и третьего элементов И и с первым входом элемента ИЛИ,второй вход - с управляющими входамиэлементов И второй и четвертой группи со вторым входом элемента ИЛИ, а35 третий выход с управляющими входамиэлементов И шестой и седьмой группи третьим входом элемента ИЛИ, выходкоторого соединен с управляющим входом элементов И пятой группы, выходсхемы сравнения подключен к управляющему входу регистра сдвига.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 165584, кл. 6 06 Г 7/30, 1963.2. Авторское свидетельство СССРР 310257, кл. О 06 0 7/16, 1970742935 Дфд Д ЮюД йГ юМГ Пл Составитель Т Техред Н. Баб в Корректор Е. Пап дактор Т. Киселе к аказ 3619/1 Тираж 751 Подпис И Государственного комитета СССР делам изобретений и открытий Москва, Ж - 35, Раушская наб., д.