Программируемое запоминающее устройство

(22) Заявлено 201 1) 2558007/18 С 11 С 15/О ис инением заявк Рос ныл иомитеСРзоо ретени йрытий рственСС лам и и оти 3) ори убликовано 250580. Бюллетень 53) УДК 628, 32(71) Заяви РОГРАММИРУЕМОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙ ыть испольистемах й мультиотки инфорпро граммы о устройстдействиеьные воэмож ой сменойкоммутацииленин паке 20 с вышение быс функционалающего уст 3 Изобретение .относится к вычислительной технике и может бэовано в вычислительных сс аппаратурной реализациепрограммного режима обрабмации для быстрой сменыкоммутации решающих блоков.Известно устройство коммутациивыходов и входов решающих блоковцифрового дифференциального анализа,содержащее последовательно соединенные счетчик и дешифратор адреса,накопитель, два регистра числа,блок связи и блок управления (11,Недостаток этого устройства ; низкое быстродействие при смене программы коммутации в накопителе,Наиболее близким по своему техническому решению к предлагаемомуявляется запоминающее устоойство,содержащее блок сопряжения, управ-.ляющим выходом подключенный черезпоследовательно соединенные регистри дешифратор кода операции к блокууправления, информационным выходом -к буФерному регистру, информационнымвходом - к выходу цифровой вычислителной маиины (ЩЗМ) общего назначенияили к выходу внешнего устоойства и управляющей связью - к блОкууправления, выход которого соединенс первым регистром числа, подключенным выходом к информационному входунакопителя, а входом - к выходамрешающих блоков,со вторым регистромчисла, подключенным входом к информационному выходу накопителя, а выходом - ко входам решающих блбков,с буферным регистром, подключеннымпервым выходом через последовательно соединенные первые регистр и дешифратор адреса к адресному входунакопителя, а вторым выходом через 15 по, едовательно соед ненные вторые,регистр и дешифратор адреса - кдругому адресному входу накопителя 2..Недостатком известива является низкое бысти ограниченные Функционности, связанные с медлев блоке памяти програмяярешающих блоков при вычта различных задач,Бель изобретения - птродействия и расширениных возможностей заломиройства, 736 170Поставленная цель достигаетсятем, что в него введены дополнительные блоки памяти, коммутатор ввода,соединенный выходом с первыми информационными входами дополнительных блоков памяти, коммутатор вывода вход ко 5торого подключен к информационным выходам дополнительных блоков памяти,последовательно соединенные генератор синусоидального сигнала, формирователь тактовых импульсов и кольцевой регистр, выход которого подключен к первым управляющим входамкоммутатора ввода и коммутатора вывода, соединенных соответственно входомИ выходом с выходами и входами решающих блоков, последовательно соединенНые регистр номера блока памяти идешифратор номера блока памяти, выХод которого подключен к управляющимвходам дополнительных блоков памятии ко вторым управляющим входам коммутатора ввода и коммутатора вывода,последовательно соединенные регистрпризнака и дешифратор признака,ьыход которого подключен к третьимуправляющим входам коммутатора вво- р 5да и коммутатора вывода, буферныйблок памяти, информационный и управляющий входы которого соединены соответственно с.информационным и управляющим выходами блока сопряжения информационными и первыми управляющимивходами регистра признака и регистра номера блока памяти, информацион -ный выход буферного блока памяти соединен с первыми, вторыми и третьимиинформационными входами дополнительных блоков памяти, другой управляющий вход - с выходом блока управления, подключенного входом к выходуформирователя тактовых импульсови двусторонней связью к блоку 40сопряжения, третий вход - со вторымиуправляющими входами регистра признака, регистра номера блока памятии управляющим входом буферного регистра, информационный вход которого подключен к выходу коммутатора вывода,а выход - к блоку сопряжения,Это позволяет расширить функциональные возможности и повысить быстродействие устройства, так как сменапрограюы коммутации выходов и входов решающих блоков выполняется затакт работы кольцевого регистра Кроме того, становится возможным одновременное осуществление ввода программы коммутации в какой-либо блокпамяти со стороны ИВМ и циклическоеподключение всех остальных блоковпамяти через коммутаторы ввода и вывода для смены программ коммутациирешающих блоков при мультипрограм- Щмном режиме их работы,На чертеже представлена структурная схема запоминающего устройства,Она содержит блоки 1 -1 п памяти,коммутатор 2 ввода, выход которого д подключен к первым информационнымвходам блоков 1 - 1 памяти, коммутатор 3 вывода, соединенный входомс информационными выходами блоков1-1 памяти, кольцевой регистр 4, входкоторого подключен через формирователь 5 тактовых импульсов к выходугенератора б синусоидального сигнала,а выход - к первым управляющим входам коммутатора 2 ввода и коммутатора 3 вывода, соединенных соответственно входом и выходом с выходамии входами решающих блоков 71-7,последовательно соединенные регистр8 номера блока памяти и дешифратор9 номера блока памяти, выход которого подключен к управляющим входамблоков 1 - 1 памяти и ко вторым управиляющим входам коммутатора 2 вводаи коммутатора 3 вывода, последовательно соединенные регистр 10 приэ -нака и дешифратор 11 признака, выходкоторого подключен к третьим упоавляющим входам коммутатора ввода икоммутатора вывода, 6/Ферный блок12 памяти, выход которого соединенс первыми, вторыми и третьими информационными входами блоков 1 - 1памяти, информационный и управляюиийвходы соединены соответственно синформационным и управляющим выходамиблока 13 сопряжения, информационнымии первыми управляющими входами регист -ра 10 признака и регистра 8 номераблока памяти и другим управляющимвходом буфеоный блок памяти соединенс выходом блока 14 управления,подключенного входом к выходу формирователя 5 тактовых импульсов и двусторонней связью к блоку 13 сопряжения, третий вход - со вторымиуправляющими входами регистра 10признака, регистра 8 номера блокапамяти и управляющим входом буферного регистра 15, информационный входкоторого подключен к выходу коммутатора 3 вывода, а выход - к блоку13 сопряжения, имеющего двусторон -нюю связь с ИВМ 16.В состав каждого блока 1,(1=1,п)памяти входит накопитель 17, первыйрегистр 18 адреса, информационныйи управляющий входы которого подключены соответственно ко второму инФормационному и упоавляющему входамблока 11 памяти, а выход - черезпервый дешифратор 19 адреса к первому адресному входу накопителя 17,информационные выход и вход которогосоответственно соединены через первый регистр 20 числа с информацион -ным выходом блока 11 памяти и черезвторой регистр 21 числа с третьиминформационным входом блока 11 памяти, второй регистр 22 адреса, информационный и управляющий входы которого подключены соответственно к первому информационному и управляющемувходам блока 11. памяти, а выход -через второй дешифратор 2 3 адресако второму адресному входу накопителя 17, управляющий вход которого соединен с первым выходом блока 24 местного упранления,подключенного вторым выходом к двумрегистрам 20 и 21 числа и к двумрегистрам 18 и 22 адреса, а входом -через дешифратор 5 кода операциис выходом регистра 26 кода операцииинформационный и управляющий выходыкоторого подключены .соответственнок четвертому информационному и управляющему входам блока памяти,ЗО 40 Работа з апоминающего устройствапроисходит в двух режимах: в режимеввода (нывода) программ коммутациив соответствующие блоки 1 -1 памяИти со стороны ИВМ 16 и в режиме работы решающих блоков 71 - 7, когдапроисходит последовательное под-.ключение блоков памяти через коммутатор 2 ввода и коммутатор 3 выводако входам и выходам решающих блоков 7 - 7 щ.В первом режиме иэ ПВМ 16 черезблок 13 сопряжения, буферный блок12 памяти осуществляется ввод в требуемый блок 1 памяти кодов, составляющих программу коммутации выходов ивходов решающих блоков 7 -7 Форматкодов программы коммутации состоитиз кода операции и кода адреса. Взависимости от кода опеоации кодадреса может быть использован илидля организации продольного, или дляорганизации поперечного обращенияк накопителю 17 блока 11 памяти.Таким образом, в соответствии с кодомоперации, принятым из буФерного блока12 памяти в регистр 26, блок 24местного управления вырабатываетсигналы, по которым код адреса избуферного блока 12 памяти поступаетв первый регистр 18 адреса или вовторой оегистр 22 адреса. Кроме тогокод операции определяет Формированиеблоком местного управления сигналовдля организации одновременного сбросаячеек памяти, сброса продольной илипоперечной ячейки памяти и сбросаэлемента памяти накопителя 17,Так как матрица программы коммутации, хранящаяся в накопителе 17,имеет разреженный характер (в одной строке или столбце матрицы может находиться только одна единица),связанный с тем, что два или болеевыхода решающих блоков не могутбыть подключены к одному входу какого-либо решающего блока,то в накопитель 17 выполняется с помощью регистра 18, дешифратора 19 и регистра22, дешифратора 2 3 поразряднаязапись ее единиц (наличие единицыв 1,-элементе этой матрицы означает соединение 1-го выхода решающего блока с-ым нходом решающего 6 блока, а наличие нуля - отсутствиесоединения),Выбор определенного блока памяти1 выполняется сигналом с выхода дешифратора 9 номера блока памяти всоответствии с кодом номера блокапамяти, принятым из ИВМ 16 чеоезблок 13 сопряжения в регистр 8 номера блока памяти,Для проверки правильности вводакодов программы коммутации в накопитель 17 осуществляется их выводчерез регистр 20 числа, коммутатор3 вывода, буферный регистр 15, блок13 сопряжения в ЦВМ 16. Лри этомподключение требуемого блока памятичерез коммутатор 3 вывода к буферному регистру 15 выполняется сигналами,сформированными на выходе дешифратора 11, признака и на входе дешифратора 9 номера блока памяти 9. Код признака аналогично коду номера блокапамяти и коду программы коммутациипередается из ЦВМ 16 через блок 13сопряжения в регистр 10 признака приналичии соответствующего сигналаидентификатора блока 13 сопряжения,Во втором режиме работа запоминающего устройства происходит таким образом, что на первом шаге решения коммутируются выходы и входы решающих блоков 7+ -7, относящихся к первой задаче, на втором шаге - ко второй задаче и т,д, Это достигается благодаря последовательному подключению инФормационных выходов и входов блоков 1 -1, памяти ко входам и выходам решаюих блоков 7-7,через коммутатор 3 вывода и коммутатор 2 ввода, управляемые сигналами блока 14 управления и кольцевого регистра 4, циклическое продвижение единицы .н котором обеспечивается сигналами формирователя 5 тактовых импульсов 5 и генератора б. На каждом шаге решения приращения с выходов решающих блоков поступают через коммутатор 2 ввода 2 в регистр 21 числа блока памяти соответствующего шагу решения (номера задачи), С выходов регистра 21 усиленные сигналы единичных значений приращений производят одновременное неразрушаемое считывание информации в поперечных или про-. дольных ячейках памяти накопителя 17, которое становится возможным благодаря тому, что н каждом столбце или строке матрицы накопителя может быть записана только одна единица, В том же шаге решения считываемая из накопителя 17 информация поступает через другой регистр 20 числа и коммутатор 3 вывода на входы только тех решающих блоков 7 -7 для которых в элементах памяти соответстнующих строк (столбцах) матрицы накопителя 17 записаны единицы. Каждай шаг решения (такт работы кольце 736170Ваго регстра) состоит из несколькихциклов абратеня считываний) к бло(у памяти,1)ри необходимости подклю ениятслькО о,нага блс(а памЯти (Однаос Граммный режим работы) ко входам5и выходам решающих блоков 7 -7,ЦВт 1 б ОСущЕСтВЛЯЕт ВВОД СаатВЕтотвующего кода признака в регистр .10признака и код номера в регистр 9тСРЕРа блат(а ПаМЯТИ.ОТак как первый и второй режимырабаты запоминающего устройства моГУТ ПРОИ СХОДИТЬ ОДНОВРЕМЕННО т ТОкод НОмера блО(а памяти через дешифратор номера блока памяти при налит 5 В регистре 10 соответствующегок)да признака производит отключениеот коммутаторов 2 и 3 гого блокапамяти, в кстсаый со стороны ЦВ 4 1 бдттен бы ть Вод тдтс В 1 зсграмт(а -Вел и ть быстродействие и расшифу".(циснальные возможОсти устройства, благодаря организации быстройсмены програмМ коммутация решающиубо(ОВ рабОтаюкттих В мультитаограм"- ЗДмном режиме, и совмещения процессаВвода кОдсв про Гракм кОР(мутацииВ (акой -либо 6 Ок памяти с процессомпсд;(лючения других блоков памяти;(О ВхсДам ". ВыхоДам ректающих бло- Зтт(ОВ тфоа;.;ула изсбре-. енияРог; ати 2 Уемое запоРнаВЩее Устро(Яства( сод( ржашее блок сопряжения; тсд(У 3 снный ин форматиснньтм 1у Пр а Л ЯЮГИ ття В Ходатт-т И ВЫХОдаР "ка Входу устройстват буферный регистр блок памяти и блок утравления, с тл и ч а с тт е с с я тем,чтос целью повышения быстродействия устройства и ртаст(тирения его области примен ъния .= -:, счет смены программ решающих блоков в него Введены,дополнит ельые блоки памяти Р коммутатор Иветта ССЕПИтЕ .Ныт ВЬКОДОР С ПЕРВЫми (нттсрмациоными входами дотолнительных блоков памяти, коммутаторвывода, вход которого подключенк информационным выходам дополниТЕЛЬНЫХ бЛОКОВ ПаМЯТИ т ПОСЛЕДОВ аТЕЛ Ьно соединенные генератор синусоидального сигнала, Формирователь тактовых: пульсов и кольцевой регистр,выхс,.:.; которого подключен к первымУПРаВЛЯЮЩИМ ВХОДаМ КОМтттатСРа ВВОДаи коммутатора вывода, решающие блоки, входы - выходы которых подключены к соответствующим входам и выходам коммутаторов ввода и вывода,последовательно соединенные регистрномера блока памяти и дешифраторномера блока памяти, выход которогоподключен к управляющим входам давполннтельных блоков памяти и ко вторым управляющим входам ксмутатораввода и ксмлутатора вывода, последовательно соединенные регистр признакаи дешифратор признака, выход которого подключен к третьим управляющимВходам коммутатора ввода и коммутатора вывода, буферный блок памяти,информационный и управляющий входыкоторого соединены соответственно синформационным и управляющим выходами блока сопряжения, информационнымии первыми управляющими входами регистра признака и регистра номера блокапамяти,и 5 формационный вывод буферногоблс(а памяти соединен с первьРп,вторыми и третьими инФормационными вхоцами дополнительных блоков памяти,ругай управляющий вход - с выходомблока управления,один вход которогеподключен к выходу Формирователятактовых импульсов, второй вход и.один из выходов - к блоку сопряжениятретий вход - со вторыми управляющимивходами регистра признака, регистраномера блока памяти и управляющимвходом буферного регистра, инфсрмаЦИОН НЫЙ ВХОД (ОТОРОГО ПОДКЛЮЧЕН К ДРУ -гому выходу коммутатора вывода, а выход - к блоку сопряжения,Источники информации,принятые во внимание при экспертизе1, ЭЕЕЕ Тгапз.Соптр, 1973, тт 1 тр,41 - 4 б,2, Авторское свидетельство ССС Рпо заявке Р 21341 б 7/18-24,КЛ.С 11 С 11/СО т 1974 (тротстип),736170 Составитель В.Гордоноваактор В.Зарванская Техред М.Петко Корректор Г,Назаров За Филиал ППП Патент, г.Ужгород, Ул.Проект з 2278/8ЦНИИПИ Гопо дела113035, Мос Тираждарственногоизобретенийа, Ж, Рауш 2 Подписноомитета СССРоткрытийкая набд,4/5