Запоминающее устройство

(51)М. Кл,(5 11 С 11/34 Я 11 С 29/00 Ввуазрстмнай квинтет С 0 ьр во амза ижвретевий и вткрнтий(53) УД К 681, ,327,67 (088. 8) Дата опубликования описания 05,02.80 В, С. Борисов, В. К, Конопелько и В, В, Лосев(71) Заявитель Минский радиотехнический институт(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к области вычислительной техники и может быть использовано в электронной промышленнос-.ти при изготовлении больших интегральных схем запоминающих устройств.Известны полупроводниковые интеграль-ные запоминающие устройства с произвольной выборкой с разрядной организацией,которые содержат матрицу элементов памяти и схемы логики обрамления, позволяющие производить обращение при запиСОси и считывании информации только к одному любому элементу памяти матрицыИ.Однако эти устройства имеют низкую15надежность,Наиболее близким по технической сущности к предложенному является запоминающее устройство, содержащее первыйдешифратор адреса, соединенный с адресными шинами накопителя, первые разрядные шины которого соепинены с выхопачи основных управляющих вентилей и входами блока считывания, управляющие вхопы которого подключены к выходам второго пешифратора адреса и к первымвходам основных управляющих вентилей,вторые входы которых соединены с шиной разрешения записи, а третьи входы -с шиной управления, первым входом входного блока и управляющими входами дешифраторов, и первый сумматор по модулюдва, входы которого подключены соответственно ко второй разрядной шине и к выходу блока считывания, а выхоп - ко второму вхоцу входного блока 21,Однако это устройство также имеетнизкую надежность. Причиной низкой надежности является сложность схемы контроля при обращении к одному элементупамяти накопителя,Иель изобретения - новы шецие ца пежности устройства за счет исправленияошибок дефектных элементов памяти,Зто достигается тем, что в устройство вводится второй сумматор по модулюдва и блок сравнения, а также пополнительный элемент пачяти, цапример, ца3 , 7144- триггере, третий сумматор помодулю два и дополнительный управляющий вентиль на каждый разряд накопителя, причем входы второго сумматорасоединены соответственно с шиной запи 5си и со второй разрядной шиной. Выходвторого сумматора соединен с четвертыми входами основных управляющих вентилей и с первым входом блока сравнения,второй вход которого соединен с выходом 0блокасчитывания, -а третий вход - с шиной разрешения записи и с управляющимивходами ЙЬ -триггеров, информационныевходы которых соединены с разряднымишинами и входами дополнительных управляющих вентилей, первые входы которыхчерез третий сумматор по модаппо днаподключены к выходам %5-триггеров ипервому выходу блока сравнения, второйвыход которого соединен со вторым входом дополнительных вентилей, третьи входы которых подключены к шине управленияи четвертому входу блока. сравнения, Кроме того, блок сравнения содержит ЗКтриггер, элемент И, четвертый сумматорпо модулю два, 2 -триггер и вентиль, .первый вход которого и 3, у, , входые3 К -триггера, а также второй вход управляющего вентиля и счетный вход 3 Ктрйггера соединены соответстве 3 що с "нер- Иовым и" третьим .входами блока" Сравнения,четвертый вход которого соединен с третьим входом вентиля и управляющим входом .Э-триггера, информационные входыкоторого соединены с выходами вентиля 35й с первым входом четвертого суммато"ра по модулю двавторой вход которого -соедйнен со вторым входом блока сравнения, а выход - спервым входом элемента И, второй вход которого соединен свыходом 3 К -триггера и первым выходомблока сравнения. Выход элемента И соединен со вторым выходом блока сравне-,ния, Все это позволяет производить ис. правление одного дефектного элементапамяти в каждом слове накопителя приналичии одного дополнительного элемен- та памяти в слове.На чертеже приведена структурная схе 50 ма запоминающего устройства.Устройство содержит первый дешифратор адреса 1, соециненный с адресными илнами. 2 накопителя 3, Разрядные шины55 4 накопителя соединены с выходамиуправляющих вентилей 5, информационными входами 2 Ь -триггеров 6, дополнительных вентилей 7, и входами блока считывания 96 48, Управляющие входы 9. блока считыванияподключены, к выходам второго дешифратора адреса 10 и первым входам управляющих вентилей. 5. Вторые входы управляющих вентилей 5 соединены с шинойразрешения записи 11, управляющимивходами Щ-триггеров 6, управляющимвхоцом 3 К триггера 12 и вторым входом управляющего вентиля 13 блока сравнения 14, Первый вход управляющеговентиля 13 и 3, К, й входы ДК -триггера 12 блока сравнения 14, четвертыевходы управляющих вентилей 5 соединены с выходом второго сумматора по модулю два 15, первый вхоц которого соединен с шиной записи 16, а второй - черезвторую разрядную шину 17 с первымвходом первого сумматора по модулюдва 18, Второй вход первого сумматорапо модулю два 18 соединен с выходомблока считывания 8 и вторым входом четвертого сумматора по модулю два 19блока сравнения 14. Первый вход четвертого сумматора по модулю два 19 соединен с выходом управляющего вентиля 13и информационным вхоцом О-триггера20 блока сравнении 14, Выход четвертого сумматора по модулю два 19 соединен с первым вхоцом элемента И 21, вторым входом подключенного к выходу ДКтриггера 12 и первым входом третьихсумматоров по модулю два 22, Вторыевходы третьих сумматоров по модулю 22соединены с выходами Щ-триггеров 6, авыходы- с" первыми входами дополнительных управляющих вентилей 7. Вторыевходы дополнительных управляющих вентилей 7 соединены с выходом элемента И21 блока сравнения 14, а третьи входыс шиной управления 23, третьими входами основных управляющих вентилей 5 ивентиля 13, управляющим входом Д -триггера и вторым входом выходного блока24, Первь;й вход выходного блока 24соединен с выходом первого сумматорапо модулю два 18, а выход является выходом устройства,Устройство работает следующим образом,При записи информации на соответствующие шины устройства подаются сигналызаписи 16, разрешения записи 11 и управления 23, При этом происходит возбужпение шип дешифраторов 1 и 10 в соответствии с кодом адреса, Возбужденнаяшина 2 дешифратора адреса слова 1 подключает элементы памяти накопителя 3выбранного слова к разрядным шинам 4,1, Запоминающее устройство, сопержатцее первый деивфратор апреса, соединенный с адресными шинами пакопителя, первые разрядные шины которого соецинеиьт с выходами основных управляющих вентилей и вхоцами блока считьизаттия, уттраттляющие вхопы которого подключетт,т к вт тходам второго пешифратсра апреса 5 714При этом в элемент памяти накопителй3, находящийся на пересечении выбраннойстроки и столбца, а также в Э-триггер2 О происхопит запись входной информации,инвертированной на сумматоре 15, сигналом, сйимаемым с разрядной шины 17, Наряду с этим происхопит перезапись хра-нимой информации опрашиваемого слова вЩ -триггер 6, При снятии сигнала разрешения записи 11,.занись информации в тцспрашиваемый элемент памяти накопителя3 и в З -триггер, а также перезаписьинформации в Я 5 -триггеры прекращается и происходит контрольное считываниезаписанной информации с опрашиваемого т 5элемента памяти накопителя 3 и с Этриггера и сравнение ее на сумматоре19. Это нривопит к появлению йа вьтхо=" -"де сумматора 19 единичного сигнала вслучае неправильно записанной информа- Оции в опрашиваемый элемент памяти наконителя 3, и нулевого сигнала - в нро-тивном случае. Эти сигналы поступают наодин из входов. элемента И 21, На второйвхоп элемента И 21 попается сигнал свыхопа 3 К-триггера 12, сигнал на выхопе которого появляется только после снятия разрешения записи 11, т,е. когда перехопные процессы в опрацтиваемом элементе памяти накопителя 3 и д триг- ЗО гере 2 О закончатся, Кроме того, сигнал с выхода 3 К -триггера 12 инвертирует на сумматоре 22 храниь.ую в-триггерах 6 информацию опрашиваемого слова.При наличии единичного сигнала на выхо-це сумматора 10 элемент. И 21 разрешает перезапись инвертированпойинформации в элементы памяти ттакопителя 3 опрацтиваемого словаЛри этом в дополнительном разряде накопителя 3 хранится ин- . 4" формация об инвертировании всего хра-"( нимого слова. В режиме считывания сиг налы по шинам записи 16 и разрешения записи 11 отсутствуют, При этом вентили 5, 7 и 13 заперты, а сигнал о состоянии опращиваемого элемента памяти накопителя 3 поступает с выхопа блока считьвания 8 на первый вход первого сумматора но мопулю пва 18, На второй вхоп сумматора 18 подается сигнал с разряд 50 ной шины 17, который производит коррекцию сигналов, снимаемых с неисправных эдементов памяти накопителя 3.Всли в процессе считывания информации55 все элементы памяти опраитиваемого слова накопителя 3 исправны и при включении источника питания в дополнительном разряде установилось нулевое состояние,инвертированич вхопной и считываемойинформации на сумматорах 15 и 18 соответственно, а также перезаписи инвертированной информации всего слова в процессе записи и считыванття не происходити, следовательно, на выход устройствапоступает. правильнаяинформация,Если все элементы памяти опрацтиваемого слова накопителя 3 исправны, нопри включении источника питания в пополнительном разряде установилось епиничное состояние, то происхопит инвертирование входной и считываемой информациина сумматорах 15 и 18 соответственно,а перезаписи инвертированной информации всего слова в процессе записи не производится, Поскольку все элементы памяти снова исправны, то двойное инвертирование при записи и при считывании невносит ошибки в процесс хранения информации,Если имеет место неисправность опного элемента памяти в опрацтиваемом слове накопителя и при включении источникапитания в лополнительном разряпе установилось нулевое состояние то в процессезаписи информации эта неисправностьобнаруживается при контрольном считывании, в результате чеговсе храйимое слово перезаписывается Пля хранения инвертированным, При этом в дополнительномразряпе хранится единичный символ, который в процессе считывания и производит инвертирование на сумматоре 18информации стптмаемой с блока считывания, Таким образом, сигналы, снимаемые с исправных элементов памяти,инвертируются пважпы при записи (послеобнаружения ттеттсправттосттт) и при считцтвапии и поэтому остаются неттзлтеттттттмтт,Для неисправного элеметтта памяти ин/вертировання информации при записи непроисходят из-за его неисправности, аинвертирование на сумматоре 18 присчитывании исправляет сигнал, снимаемый с этого неисправного элемента па-,мяти. Формула изобретения7 7,1449 и к первым входам основных управляю щих вентилей, вторые входы которых соединены с шиной разрешения записи, а третьи входы - с шиной управления, первым входом входного блока и управляющими входами дешифраторов, и. первый суммагор по модулю два, входы которого подключены соответственно ко второй разрядной шине и к выходу блока считывания, а выход - ко второму входу10 входного блока, о т л и ч а ю щ е е- С я тем, что, с целью повышения надежнбс ти за счет исправления ошибок дефект ных элементов памяти, оно содержит второи сумматор по.модулю два и блок срав пения, а также дополнительный элемент памяти, например, на И-триггере, третий сумматор по модулю два и дополнительный управляющий вентиль на каждый разряд накопителя, причем входы второго го сумматора соединены соответственно с шиной.записн и со второй разрядной шиной,выход второго сумматора соединен с чет- вертыми входами основных управляющих вентилей и с первым входом блока срав пения, второй вход которого соединен с выходом блока считывания, а третий входс шиной разрешения записи и с .управляющими входами 35-триггеров, информационные ВходЫ которыХ сОединеиы с раЗрид 30 ньгми шинами и выходами дополнительных управляющих вентилей, первые входы которых через третьи сумматорЫ по модулю два подключены к выходам Я,5-триггеров и первому входу блока сравнения, второй 35 6 8выход которого соединен со вторым входом дополнительных управляющих вентилей, третьи входы которых подключены кшине управления и четвертому входу блока.сравнения.2, Запоминающее устройство по и, 1,о т л и ч а ю щ е е с я тем, что блоксравнения содержит 3 К-триггер, элементИ, четвертый сумматор по модулю два,Э -триггер и вентиль, первый вход которого и 3, , Ц - входы ДК-триггера,а также второй вход вентиля и счетныйвход 3 К-триггера соединены соответственно с первым и третьим входами блокасравнения, четвертый вход которого соединен с третьим входом вентиля и управляющим входом 2-триггера, информационные входы которого соединены с выходами вентиля и с первым входом четвертого сумматора по модулю два, второйвход которого соединен со вторым входомблока сравнения, а выход - с первым вхо-,дом элемента И, второй вход которогосоединен с выходом ЭК-триггера и первым выходом блока сравнения, выход элемента И соединен со вторым выходомблока сравнения,Источники информации,принятые во внимание при экспертизе1; Микроэлектронике, сб. статейпод ред. Лукина ф, А., М "Сов; радио",1972, вып, 8, с, 128-150,2, фЗапоминающие устройстваф, сб, статей под рею. Крайэмера Л. П Л., Энергияф,1974, вып, 4, с, 89 (прототип).714486 оставитель В. Конопелькехред О. Легеза орректор С. Шекмар Редакто ин огра дов Подпчсно Заказ 9301/52 ЦНИИПТиРаж 662осударственного комитета СССм изобретений и открытийосква, Ж 35, Раушская наб.,4/5 3035,ал ППП Патент", г, Ужгород, ул. Проектная, 4