Устройство для решения систем дифференциальных уравнений

Сфез Советскик Социалистических Веслу бликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТИИвСТВУ оп 705454ащ. У"ф 1(51)М. Кл,С 06 Г 15/32 Государственный комитет СССР по делам изобретений и открытийДата опубликования описании 281 Ъ 79(71) Заяаитвль , Институт электродинамики АН УССР, Опытное конструкторско- технологическое бюро института металлофиэики АН УССР(54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙумножители, регистр адреса, дешифратор адреса","лийейку"триггеров,Это устройство позволяет находитьрешение системы двух дифференциальных уравнений первого порядка(в общем случае порядок системымоделируемых уравнений не превышает,количества аналоговых интеграторов),причем операции интегрирования, умножения и суммирования быстроиэменяющихся переменных осуществляютсяв аналоговой части устройства. 10 Изобретение относится к вычислительной технике и может быть применено автономно либо,в комплексе с вычислительной машиной для решения с высокой точностью систем обыкно.-. венных дифференциальных уравнений, например, в системах автоматическо.- го управления динамическими объектами.Известно устройство для решения систем дифференциальных уравнений (1,содержащее регистры функции., производных, приращений функции, производных и аргумент, регистр, старшей производной, регистры пос- тоянных и.переменных коэффициентов, блоки анализа, коммутатор, блок сдвига и блок элементов ИЛИ. Устройство предназначено только для решения однородных линейных дифференциальных уравнений.Иэ известных устройств наиболее близким по технической сущности. к изобретению является устройство; рассмотренное в 2), Оно содержит блоки коммутации и блок управления.Кроме того данное устройство включает аналого-циФровой и цифро" аналоговые преобразователи, блоки аналоговых интеграторов, сумматоры,Основным недостатком известного устройства является сравнительно невысокая точность вычислений, Это обуславливается наличием существенных методических и инструментальных погрешностей: необходимость квантования по времени всех или части компонент вектора правых частей в случае аналогового интегрирования приводит к появлению значительной методической погрешности, Уменьшение последней путем повышения частоты квантонания либо применения сложных аналоговых экстраполяторов приводит либо к увеличению требуемого быстродействия части устройства, определяющей квантованные значения вектора правых частей, либо к увеличениюинструментальной погрешности,Целью настоящего изобретенияявляется повышение точности устройства, С эйой целью в него введеныреккурентно-вычислительный блок, 5блок памяти, блок инвертирования,накопительно-сдвигающий блок и накопительно-сравнивающий блок, причемпервый и второй выходы блока памятиподключены соответственно к.перво-10му и второму входам накопительно,сдвигаюшего блока, третий, четвертый,,пятый и шестой выходы блока памятиподключены соответственно к первому,второму, третьему и четвертому входам реккурентно-вычислительного блока, пятый вход которого соединенс выходом первого блока коммутации,выход реккурентно-вычислительногоблока подключен к третьему входунакопительно-сдвигающего блока, ковходам первого и второго блоковкоммутации и ко входу блока инвертирования, выход которого соединен совходом третьего блока коммутации,выходы накопительно-сдвигающего блокаподключены соответственно ко входамчетвертого и пятого блоков коммутации, выход четвертого блока коммутации соединен с шестым входом реккурентно-вычислительного блока, выходы второго, третьего и пятого блоков коммутации соединены соответственно с первым, вторым и третьимвходами накопительно-сравнивающегоблока, выход которого подключен 35ко входу блока управления, выходкоторого соединен с управляющими входами блока памяти, накопительносдвигающего блока, накопительно-срав-:нивающего блока, первого, четвертого и пятого блоков коммутации итриггера, первый и второй выходыкоторого соединены соответственнос управляющими входами второго итретьего блоков коммутации. 45Кроме того, реккурентно-вычислительный блок устройства содержитдва множителя, сумматор и группуэлементов ИЛИ,входы которых подключены соответственно к первому, пятомуи шестому входам блока, второй, третий и четвертый входы которого подключены соответственно к первымвходам первого множителя, сумматораи второго множителях Выход группыэлементов ИЛИ подключен ко второмувходупервого множителя, выход которого через; сумматор соединен совторым входом второго множителя,выход которого подключен к выходамблока.На чертеже представлена схемаустройства для решения системдифференциальных уравнений, со следующими обозначениями: блок 1 коммутации, реккурентно-вычислительный блок 2, блок 3 памяти, блок 4 инвертирования, накопительно-сдвигающий блок 5, блок 6 управления,триггер 7, блоки 8,9,10 и 11 коммутации и накопительно-сравнивающийблок 12,Реккурентно-вычислительный блок2 содержит группу элементов 13 ИЛИ,множитель 14, сумматор 15, множитель 16,Накопительно-сдвигающий блок 5включает: накапливающий сумматор 17,регистры 18,19, узел 20 инвертирования.Накопительно-сравнивающий блок12 состоит иэ группы элементов 21ИЛИ, накапливающего сумматора 22и схемы 23 сравнения.Работу устройства можно пояснитьна помере решения систем дифференциальных уравнений видадхЮ+дхх 1:цц,х 1:где ф- время,ХЮ - вектор неизвестных,А - матрица постоянныхкоэффициентов,1 - вектор правых частей,Х(О) - начальное значение Х(1)при 1=0.Для того, чтобы быть решеннойрассматриваемым устройством, системадифференциальных уравнений (1)должна быть представлена путем подразделения интервала интегрирования(О,Т) на И равных частей (подинтервалов) Н.-ТБ в ВИле системы локальныхуравненийдх,ЮА Х.(Х:Ы.(Х 1, Х 101=Х(1 Н 1, Оди Я)где 1 (ъ) = (1 Н+М, 1 = о,1 М,которая получается из исходной системы дифФеренциальных уравнений (1) путем переноса начала коОрдинат из точки 10 = 0 в точку 1 = 1 Н причемимеет смысл локального времени, изменяющегося от С ф 0 до Г = Н, Связи между 1-м и ( 1 + 1) -м локальными уравнениями определяются из условия непрерывностиХ;(Н 1=Х,(О)Далее на следующем этапе подготовки исходной системы дифференциальныхуравнений(1) для решения системы локальных дифференциальных уравнений (2) должна быть представлена на основе правил и формул преобразований Тейлора (Т- преобразований), определяющих связи между оригиналом х(Ф) и его Т-изображением Х(к) иа основе соотношенийН" 1 а" Х 1 Кдххххх-т- дхх - 1,ххах:к ха 163)К.а 3.о- , н(8) Если условие (7) ныполнено, то с выхода схемы 23 сравнения на вход блока б управления поступает код выполнения условия (7) и сигнал управления с выхода блока 6 поступает на управляющий вход блока 10, разрешая прохождение вектора, полученного в соответствии с выражением. где ф - символ перехода от х(М кХ(к) и, наоборот, от Х(к) кх ,К - аргумент, принимающий целочисленные значения 0,1,2.. сл ,в виде соответствующего этой системе 5 локальных уравнений Т - иэображения М 1н К;(А+1)+АХ(Ю=Р(Ю );1 о) МН) (9) где Хвектор к-х дискрет изображающей вектор х;(2) вектор - функции.0Г Ж - вектор к-х дискрет изображающей вектор 1 (С) вектор - функцИи.Устройство работает следующим образом. В соответствии с выражением 5 (4) для каждого подынтервала интервала О,Т интегрирования устройство вычисляет совокупность векторов дискрет на основе соотношения то есть определяет векторы дискрет, Число учитываемых дискрет и вели-чина шага интегрирования контроли.руются в устройстве в соответствии с формулой Если число совпадающих цифр,(разрядов) н праной и левой частях выражения (6) недостаточно, то устройство повторяет вычисления при 35 думеньшенном шаге Н либо определяет большое число дискрет. Если условие (6), которое представляется в ниде мм;Б -1) Х (М)-Х; (оМЕ (7) 40ьогде Е - заданная величина, характеризующая требуемую точность вычислений, выполняется с удовлетвоРительной точностью, то устройство 45 осуществляет вычисление вектора первых дискрет следующегоподь 1 нтервала интегрирования в соответствии с выражениемХ.-м 50Х,( СО) =Х СС) = С )СЮ,к:оФ=1 Н после чего в устройстве определяются векторы дискрет. ВычислениЯ . 55 повторяются аналогично до достижения конца интервала интегрирования,Работа устройства начинается с выдачи сигналов управления с ныхода блока б управления на управляющие входы блока 3 памяти, первого 18 и второго 19 регистров. При поступлении этих сигналов происходит считывание из блока 3 памяти этих сигЪалсв происходит считывание иэ блока 3 памяти и запись в регистры 18 и 19,начальных условиЯ: н регистр 18 заносится код нуля, в регистр 19 заносится значение вектора дискрет Х(О) . Одновременно из блока 3 памяти на входы элементов13 ИЛИ поступает вектор дискрет Х о (О) = хо . По сигналам упранления из блока б, поступающим на управляющие входы триггера 7, схемы 23 сравнения, накапливающего сумматора17 и накапливающего сумматора 22, осуществляется установка в них кодов нуля-нулевых начальных условий. По, сигналам управлейия, поступающим с выхода блока б на управляющий вход блока 11 комМУтации, инвертированный вектор дискрет с выходов, блока 4 через блок 9 коммутации поступает на входы элементов 21 ИЛИ. По сигналам управления,поступающим из блока б на управляющий вход сумматора 22, осуществляется суммирование занесенного первоначального в него кода нуля и значения вектора дискрет. По сигналам управления, поступающим из блока б управления на управляющий вход блока 3 памяти, из последнего считываются: на первые входы множителя 14 значения компонент матрицы (А) постоянных коэффициентов на первый вход сумматора 15 значения компонентов вектора днскрет правых частей, на первый вход второго множителя 16 значение коэффициента И/+1, Таким образом, устройство реализует зависимость (5) при о и к0 - вычисляет значение вектора дис)рет, которое с выхода второго множителя 16 поступает на нходы блока 1, блока 4, накапливающего сумматора 17, блока 8. По сигналу упранления из блока б на управляющий вход накапливающего сумьртора 17 осуществляется суммирование, в соответствии с (8), первоначально занесенного в него кода нуля с некто" ром х(1), Одновременно вектор х о (1) через открытый единичным сигналом с первого выхода триггера 7 блок 8 поступает через элементы 21 ИЛИ на вход накапливающего сумматора 22, н котором по сигналу упранления из блока б осуществляется нычисление текущего значения левой части условия (7), поступающей на вход схемы 23 сравнения. По сигналу управления, поступающему иэ блока 6 на управляющийвход схемы 23 сраннения проверяется выполнение условид (7) .(8), с выхода накапливающего сум- матора 17 на входы элементов 13 ИЛЙ, Таким образом, в следующем цикле работы устройства на второй вход первого множителя 14 поступает век-. торК-Ь 1 Х(о)= Ъ:1 Х (Ю оОдновременно, по сигналу управления.с выходов блока б осуществЛяетсязапись в регистр 18 вектора (8)с выхода накапливающего сумматора17, Следующим сигналом управления,поступающим с выхода блока 6 науправляющий вход регистра 19, осуществляется перезапись (сдвиг) вектора.(8) из регистра 18 в регистр 19.После этого, по сигналам управленияиз блока б управления осуществляетсяустановка начальных (нулевых) условий (установка в,нуль) триггера7 схемы 23 сравнения, накапливающихсумматоров 17 и 22, и если. конец интервала интегрирования не достигнут,то осуществляется следующийцикл .работы устройства аналогично описан - ному вайде,Если условие (7) не выполнено,то подачей сигнала из блока 6 управления на вход триггера 7 црслернийпеРеводится в противоположное состояние(в рассматриваемом случае в .единичное): единичный сигнал со второго" выхода триггера 7 открывает блок 9 коммутации, а нулевой сигнал с первого выхода триггера 7 закрывает блок8, Аналогично описанному выше,устройство вычисляет следующий вектордискрет, но на входы накапливающегосумматора 22 поступают с выхода блока 4 через блок 9, элементы 21 ИЛИего инвертированное значение в соответствии с выражениями (б) и (7). Вдальнейшем работа устройства аналогично описанному выше, В зависимостиот результата проверки условия (7)осуществляется либо переход к следующему подынтервалу интегрирования,либо вычисление следующего на текущем подынтервале вектора дискретнеизвестных. На основе жесткогоконтроля точности результатов накаждом этапе вычислений обеспечиваются путем увеличения числа определяемых дискрет или уменьшениемшага интегрирования любые заданныемалые величины остаточных членовпри суммировании конечного числадискрет, т.е. обеспечивается практически любая требуемая точность вычислений,Формула изобретения1.Устройство для решения системдифференциальных уравнений, содержащееблоки коммутации блок управления,триггер, о т л и ч а ю щ е е с ятЕм,что, с целью повыаения точнос;Источники информации,О принятые во внимание при экспертизе 1. Авторское свидетельство СССР Р 526905, кл.Я 06 Р 15/32, 1974.2. Авторское свидетельство СССР Р 481041, кл. 006 Г 7/34, 1973 (прототип). 65 ти, в него введены реккурентновычислительный блок, блок памяти,блок инвертирования, накопительносдвигающий блок и накопительносравнивающий блок, причем первый и5 второй выходы блока памяти подключены соответственно к первому и второму входам накопительно-сдвигающего блока, третий, четвертый, пятыйи шестой выходы блока памяти подклю чены соответственно к первому, второму, третьему и четвертому входамреккурентно-вычислительного блока,пятый вход которого соединен свыходом первого блока коммутаций,выход реккурентно-вычислительногоблока подключен к третьему входунакопительно-сдвигающего блока,ко входам первого и второго блоковкоммутации и ко входу блока инвертирования, выход которого соединен совходом третьего блока коммутации,выходы накопительно-сдвигающегоблока подключены соответственно ковходам четвертого и пятого блоковкоммутации, выход четвертого блокакоммутации соединен с шестым входомреккурентно-вычислительного блокаФвыходы второго, третьего и пятовой"блоков коммутации соединены соответственно с первым, вторым и третьим ЭО входами накопительно-сравнивающегоблока, выход которого подключен ко,входу блока управления, выход которого соединен с управляющими входамиблока памяти,накопительно-сдвигающегоблоканакопительно-сравнивающего бло 4ка,первого, четвертого и пятого блоковкоммутации и триггера, первый и второй выходы которого соединены соответственно с управляющими входами 40 второго и третьего блоков коммутации.2, Устройство по п.1, о т л и -ч а ю щ е е с я тем,что .реккурентновычислительный блок содержит два 45 множителя, сумматор и группу элементов ИЛИ, входы кдторых подключенысоответственно к первому, пятому и.шестому входам блока, второй, .третий и четвертый входй которого подклю 50 чены соответственно к первым входампервого множителя, сумматора и второгомножителя, выход группы элементов ИЛИподключен ко второму входу первогомножителя, выход которого через сумма 5 у тор. соединен со вторым входом второгомнркителя,выход которого подключен квыходу блока.. Составитель А.ЖереновРедактор Д,Милитеев Техред Н.Ковалева Корректор тяга лиал ППП Патентф, г.ужгород, ул.Проектная,аз 8032/52 Тираж 780ЦНИИПИ Государственного комипо делам. изобретений и о 113035, Москва, Ж, Раушская Подписноеета СССРкрытийнабд,4/5