Устройство для алгебраического сложения чисел

) М. Кл,06 Р 7/385 присоединением за23) Приоритет -3) Опубликовано 255) Дата опубликован Государственнын комитетСовета Министров СССРно делам изобретенийи открытий УДК 681,325(088.,8).Баня И.Жабин, В.И.Корней и В,П.Тарасенко В,макаров евский ордена Ленина политехнический институт 50-летия Великой Октябрьской социалистической революции 4) УСТРОЙСТВО ДЛЯ АЛГЕБРАИЧЕСКОГО СЛОЖЕНИния циф ра од сл идов;стве;1, -зо но тельнено внах иве болИзвческогсобой андов ослед йдших та йС Т)ттактов ления опе 30 где и - рарандов; етение относится к вычисли- технике и может быть примеифровых вычислительных маши иборах, построенных на осно их интегральных схем.тные устройства для алгебра сложения чисел представляют тройства параллельного илиательного действия Я 2 Щ 4 Однако они не могут быть эффективно использованы в вычислительной среде с последовательной передачей информации со старших разрядов, например, в системах управления процессами 18 в реальном масштабе времени, В этом режиме информация поступает на вход устройства, чапример, с преобразователей аналог - код или цифровых измерительных приборов поразрядного 20 уравновешивания последовательно разряд за разрядом.Действительно, в устройствах параллельного действия необходимо время для накопления всех цифр операндов перед Ф началом суммирования. Время получения . результата в этом случае1=1 +1 п, Ф,зрядность представ время суммирования в устрой- время накопления п цифр опеОчевидно, что на протяжений отрезка времени 1 нельзя формировать уп" равляющее воздействие для исполнитель ного органа системы управления, так как информация о его величине отсутствует,В устройствах последовательного действия также необходимо время для полного накопления операндов, так как суммирование в известных устро ствах производится, начиная с мла разрядов, Время получения реэульта в устройствах последовательного де ствия в этом случае1=п 1 = 1 1 = 1 где 1 - период следованиятыхимпульсов.Наиболее близким к изобретению по своей технической сущности является устройство для алгебраического сложения чисел, содержащее сумматор, выход ,ной регистр, элемент ИЛИ, причем вы,ходы разрядов выходного регистра под 638959ключены к первым входам разрядов сумматора, Выход элемента ИЛИ соединенс вторым входом младшего разряда сумматора, выходы которого подключены квходам разрядов выходного регистра,первый управляющий вход которого сое"динен с первой управляющей шиной уст"ройства 5 . 5В этом устройстве,цля представления операндов и результата используется избыточная двоичная система счисления с циФрами 2,1,0,1,2 После получения К разрядов, младший из которыхимеет вход 2 к, погрешность вычисления в устройстве не превышает по малдулю значения,Х. о 2где л - разрядность окончательнагарезультата; 150; - циФры результата,ПОСКОЛЬКУ Д;, - 2. МОЖНО ЗсКЛЮ-чить что известное устройство обла"дает глухой точностью. Кроме того,это устройство имеет довольно сложнуюкое 2 струкцееюЦелью изобретения ЯвлЯетсЯ упрощение устройства и повышение точностиВЫЧИСЛЕНИЙ,для этого устройства содержит элементы задержки и блок анализа разрядов, инаормацианные входы которогасоединены с выходами трех старшихразрядов выходного регистра, Второйуправляющий вход которого соединен свторой управляющей шиной устраиства, 30третья управляющая шина которагс подключена к Входу синхронизации блокаанализа разрядов, первый и второй Выходы которого соединены с выходнымишинами устройства, а третий и четвертый - с входами первого и Второго элементов задержки, выходы которых под,ключены к соответствующим управляющимвходам выходного регистра, первая инФормационная шина устройства подклю" 23чена к первому входу элемента ИЛИ,второй вход которого подключен к втарОЙ инфармациае 2 най шине устройстВа ик вторым входам трех старших разрядов сумматора.Кроме того блок анализа разрядовсодержит элементы запрета и элементы ИЛИ, причем первые входы первого,.второго, третьего и четвертого элементов запрета подключены к входусинхронизации блока анализа разрядовпервый вход этого блока соединен с 50вторыми Входами второго и третьегои с управляющими входами первого ичетвертого элементов запрета, второйвход блока соединен с вторым входампервого и управляющим входом второго 55элементов запрета, третий вход блокасоединен с вторым входом четвертогои управляесщим входом.третьего элемента запрета, выход первого элементазапрета соединен с первыми входамийпервого и второго элементов ИЛИ, Выход второго элемента запрета - с первыми входами третьего и четвертого 65 элементов ИЛИ, выход третьего элемента запрета - с ВТОрыми Входами ВтарОга и третьего элементов ИЛИ, а выходчетвертого элемента запрета - с вторыми входами первого и четвертого элементов ИЛИ, выходы первого и третьегоэлементов ИЛИ подключены соответственно к первому и второму, а выходы второго и четвертого элементов ИЛИ - ктретьему и четвертому ВьхОДам блокаанализа разрядов.Иа чертеже изображена Функциональная схема устройства для алгебраического сложения чисел,В состав устройства входят сумматор 1 и Выходной регистр 2, имеющийцепь сдвигов. Сумматор 1 и выходнойрегистр 2 содержат четыре разряда.Выходы сумматора 1 подключены к Входам Выходи,2 га регистра 2, причем Выход" Го разрЯда сьЯ 4 атора 1 падклюЧЕН Па ВИОЛ, - та РЗЗРЯДа ВЫХОДНОГОрегис 2:ра 2Выходы выходного регистра 2 подклю-еены;", Вхсдам сумматора 1 причем выход :, - га разряда вь 2 хадного регистра2 свЯзан с ОДним ВхОДОмго разрЯДасуммсстора 1устройство также содержит элементИЛИ 3 и ИНФормационные входы 4, 5, Выход элемента ИЛИ 3 подкл 2 очен к входумладшега разряда сумматора 1. ИИФармационный Вход 4 связан с вторыми входами трех старших разрядов сумматора 1и Оце 2 им ВхОДОм элемента ИЛИ 3, ВтОрОйВход элемента ИЛИ 3 связан с инФармацианным Вхадам 5,В -астав устройства также Входятблок б анализа разрядов, содержащийэлементы запрета 71 - 74 и элементыИЛИ 81 - 8, а также элементы задержесн Ч И 18Выходы трех старших разрядов выходного регистра 2 подключены к Входам блока анализа разрядов б, причем выход первого (старшего) разряда выходного регистра 2 связан с инверсны" ми Вхадагси элементов запрета 71 и 74прямьЕМИ Входами злементОВ запрета 7;, и 7,Вйхад второго разряда Выходного регистра 2 подключен к прямому входу элемента запрета 71 и к инверсному ,ходу эл Еента запрета 7,.Выход ретьего разряда выходного регистра 2 связан с инверсным входам элемента запрета 7 и лряжм входам элемента запрета 74,.Выходы элементов запрета 71 - 72 подключены к вхОДам элеееее 2 тав ИЛИ 81 84Выход элемента запрета 71 подключен к входам элементов ИЛИ 81 , З,ВЫ ход элемента запрета 7 связан са Входами элемента или ВЯ р 84 е Выход элемента запрета 7 подключен к входам элементов ИЛИ Яч и 8: ВыхОД элементайзапрета 74 связан с входами элементов ИЛИ 81, 8.Выход элемента ИЛИ 82 связан с входом элемента задержки 9, выход которого подключен к входам установки в0 двух старших разрядов выходногорегистра 2.Выход элемента ИЛИ 84 связан с входом элемента задержки 10, выход которого подключен к входам установки в 51 двух старших разрядов выходногорегистра 2.Кроме того, устройство содержитуправляющие входы 11, 12, 13 и выходы14, 15, Оуправляющий вход 11 подключен кцепи приемки кода выходного регистра2. Управляющий вход 12 связан с цепьюсдвига выходного регистра 2. Управляющий вход 13 связан с управляющим 15входом блока анализа разрядов б, аименно с входами элементов запрета71 - 74.,Выходы 14, 15 соединены с выходамиблока анализа разрядов б, причем выход 14 связан с выходом элемента ИЛИ8, а выход 15 соединен с выходом элемента ИЛИ 8,В качестве сумматора 1 может бытьиспользован четырехразрядный комбинационный сумматор,Выходной регистр 2 может быть построен по схеме сдвигавшего регистра,Прием кода в выходной регистр 2 изсумматора производится с задержкой,которая определяется внутренним строением триггеров, из которых построенВыходной регистр 2 (триггеры с внутренней задержкой).Предлагаемое устройство работает слеДующим ОбРазом, В начальном состоянии выходной регистр 2 установлен в нулевое состояние.Алгебраическая сумма двух чисел вычисляется в (я 2 ) циклах каждый из которых состоит из 40 четырех тактов, где и - разрядность представления операндов.Иа управляющие входы 11, 12, 13 последовательно во,времени поступают управляющие сиГналы,К началу первого такта каждого 1 -го цикла на инФормационные входы 4, 45 5 поступают 1 -й разряд первого операндааЕсли единичный сигнал поступит на информационный вход 4, это говорит 50 О том, что 1 -й разряд первого операнда численно равен 11 если единичный сигнал поступит на инФормационный вход 5, это свидетельствует о том, что 1 -й разряд первого операнда чис ленно равен 1; если же единичный сигнал не поступит ни на один нз НИФормационных входов 4, 5, это евидетельствует О том, что 1 -й разряд первого Операнда численно равен нулю, 60Код, описанный в выходном регистре 2, сумм 1 руется с кодом, поступающим с НИФОрмационных входов 4, 5, причем 65 сигнал, пропорциональный 1, представлен в дополнительном виде,В первом такте по управляющему сигналу, поступающему на управляюшийвход 11, производится прием копа сВыходов сумматора 1 в выходной регистр 2К началу второго такта на ИНФормацнонные входы 4 и 5 поступает 1 -йразряд второго операнда, также пропорциональным двоичным кодом с циФрами1, О, 1 в каждом разряде.Содержание выходного регистра 2суммируется с кодом, поступающим синФормационных входов 4 и 5, Во Втором такте по управляющему сигналу,поступающему также на управляющийвход 11, производится прием кода Бвыходной регистР 2.В результате по окончании второготакта, в выходном регистоеобразуется код, значение которого равнозначению суммы очередных разрядов операндов,и кода, который был записан ввыходном регистре 2 перед началом,цикла,В третьем такте по управляющемусиГналу р поступающему на упраВляюшийВход 13, производится выдача инФормации на выходе устройства,Два старших разряда выходного геГистра 2 ЯВЛЯютсЯ знаковымиа Тогда,если значение кода, записанного Б выходном регистр 2,й (, то единичный сигнал появится на выходе 15, чтоБ 1 ДЕ ТЕЛСТВУЕ О том Чте О 1 ЕР т Нойразряд алгебраической сущ.ьт численноравенЕслийто единичный сигнал появится на Бйх де 14, что свидетельствует о том, что очередной разрядрезультата численно равен 1,При-"-Я . аналОГичнь 1 Й сиГнал2 2не появится ни на одном из выходов14. 15, что свидетельствует о том,что очередной разряд алгебраическойсум 1 ы численно равен нулю,Кроме того в третьем такте проЦЗБОпИТСЯ НачаЛЬНБЯ Уота 11 ОБКа Д;Хстарших (знаковых) разрядов Выходногорегистра 2 через Бремя, Определяемоеэлементами задержки 9 и 10.При этом если еДиничный сиГналприсутствует на выходе элементаИЛИ 8 ,. знаковые разРяды выходногорегистРа 2 устанавливаютсЯ в нулевоесостояние,Если еДиничный сиГнал присутствуетна Быходе элемента или 84тО знаковые разряды выходного регистра 2 устанавливаются в единичное состОянне:Если же единичный синал не пРисутствует ни на Одном из выхопов элементов ИЛИ 82,. 84 ,. знаковые разряды БыходнОГО реГистра 2 не меняют своеГОсостояния:,При этом Бь в .ОлнЯетсЯ Условие 1 Время задержки распРОстранения сигналовБ элементах задержки 9 р 16 большеб 3895 0000 0001 ост. 0001 0001 ОО О0 1110 1110 1011 1010 1100 1101 00 ОО 10 001001 1111 1110 1110 1110 000 111 110 110 110 0 0 ОООО ОООО длительности управляющего сигнала, поступающего на управляющий вход 13,В четвертом такте по управляющему сигналу, поступающему на управляющий вход 12, производится сдвиг влево кодар записанного в выходном регистре 2,В результате выполнения (П+ 2) циклов на выходах 14, 15 последовазельно разряд за разрядом формируется значение алгебраической суммы двух чисел, представленное избыточным двоичным кодом с цифрами 1, О, 1 в каждом разряде. 10Ввиду того, что операция содержит п разрядов в (й + 1) и (н +2) циклах на входы 4 и 5 единичные сигналы не поступают ь (и+1) и (и+2) разряды операндов численно равны нулю. 15П Р и м е Р .Необходимо вычислить алгебраическую сумму числа А и Б, гдеА - 0,1100В - 0,1111.Состояние выходного регистра 2, коды на входах сумматора 1 и на выходах блока 6 анализа разрядов иллюст 9 6рируются в прилагаемой таблице в каждом цикле вычислений,Причем, в столбце Ьходы сумматора показаны коды, поступающие навходы сумматора 1 с информационныхвходов 4 и 5, В первом такте каждогоцикла на входы устройства поступаеточередной разряд А, а во втором такте -очередной разряд числа ВРазрядность представления операндов4В результате выполнения б цикловна выходах устройства сФормировалосьзначение алгебраической суммы числаАиВ.С ез А + В 11 7101Таким образом, можно заключить,что поскольку в данном устройстведцдц цд 1, то оно позволяет повыситьточность вычислений в 2 раза посравнению с известным. Кроме того онопроще известного устройства, особеннопри выполнении его в виде БИС, таккак имеет меньшее число внешних выводов,638959 Формула изобретения НИИПИ Заказ 7282/3ираж 784 Подписное Патент,ул.1 роектная,Филиал ПП г. Ужгород 1, Устройство для алгебраическогосложения чисел, содержащее сумматор,выходной регистр, элемент ИЛИт причемвыходы разрядов выходного регистраподключены к первым входам разрядовсумматора, выход элемента ИЛИ соединенс нторым входом младшего разряда сумматора, выходы которого подключены квходам разрядон выходного регистра,первый управляющий вход которого соединен с первой управляющей шиной уст- .10ройства, о т л и ч а ю щ е е с я тем,что, с целью упрощения устройства иповышения точности вычислений, оносодержит элементы задержки и блок анализа разрядов, информационные входыкотОрОГО соединены с Выходами трехСЕ;рт,:тт",. аЗОЕтт 10 В ЕтЕ.,"ОттЕ 10 Гт.т т)ЕД 11 СТЕтаВ ТОООттт, ттватЕяют ттй ВХОД КОТОро 0 СОЕц 1.КЕН СО ВЕ 1 теИ 11 УЕтрЕВЛЯЮЕ 1 ЕЕ 1 т 11 Ц 1 ойт УСТООИСТВа ТРЕТЬЯ Ут 1 РаВЛЯЮЩаЯ Шина КОТО-,.РОГО ПОттКЕГ 1 ОЧЕ.1 а КО ВХОДУ СИКХООНИЗаЦии блОка якализа РазРЯДОВ т пет 1 зетЙ иВТОРОЕт ЕтЕЕХОтЕтЫ КОТОРОГО СОЕДИНЕНЫ Стзьт,"ОДЕтьГ т 1 тт 1 ина 1111 устрОйства т а третийИ ЧЕТВЕРТЕ 1 й т - С ВХОДВМИ ПЕРВОГО И ВТО 25ООЕ О ЗттЕттЕЕттов ЗаттЕржКИ ВЬЛХОДЕтт КОТОПЫХ ПОДЕЕЛЮ 1011 Ы К СООтВЕтСтВУЮЩИМ УПОИВЛЯЮЩИМ Входаы тЗЫХОДНОГО РЕГИСтРа,первая информационная шина устройства1 ОД 1 СЛЮЧЕНа К ПЕРВОМУ ВХОДУ ЭЛЬМЕ 1 ТаИЛИ, Второй вход которого подключен30ко второй информационной шине устройства и к Втор 1:1 м входам трех старшихразрядов сумматора,2, устройство по п, 1, о т л ич а ю щ е е с я тем, что блок анализа разрядон содержит элементы запрета и ЗЛЕМЕНТЬт ИЛИ, ПртИЧЕМ ПЕРВЫЕ ВХОДЫЦ 6 10первого, второго, третьего и четвертого элементов запрета подключены квходу синхронизации блока анализаразрядов, первый вход этого блокасоединен с вторыми входами второго итретьего и с управляющими входамипервсго и четвертого элементов запрета, второй вход блока соединен с вторым входом первого и управляющим входом Второго элементов запрета, третийвход блока соединен с вторым входомчетвертого и управляющим входом третьего элемента запрета, выход первогоэлемента запрета соединен с первымивходами первого и второго элементовИЛИ, выход второго элемента запретас первыми входами третьего и четвертого элементов ИЛИ, выход третьегоэлемента запрета - с вторыми входамивторого и третьего элементов ИЛИ аВеход четвертого элемента запрета.с Вторыми Входами первого и четвер"того элементов ИЛИ, выходы первого итретьего злемектон ИЛИ подключенысоответственно к первому и второмуа Выеоды второго и четвертого элементов ИЛИ - к третьему и четвертомувыходам блока анализа разрядов,Источники инФормации, принятые вовнимание при экспертизе:1, Патент Франции Р 2153898,кл. Я 06 Г/00 т 19712, Патент США Р 3767906,кл, 235"175 т 19723. Патент Великобритании Р 1313169,кл,4 4 А, 19 б 8,4, Авторское свидетельство СССРР 436350, М, Кл. 6 06 Р 7/385, 19725.Заявка 92104692,МКл Ь 06 Г 7/385,1975, по которой принято положительное решение о выдаче авторского свидетельства.