Устройство синхронизации по циклам

11 Т 1О П И бА Н И ИЗОБРЕТЕНИЯ 11 Ц 565402 лСОюз СоветскихСоциалистинескихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВ Дополнительное к авт. свид-ву 1) М. Кл.- Н 041. 7/08 22) Заявлено 26,12.74 (21) 2092046/09 аявкирисоединен Государственный комитет 23) ПриоритетОпубликовано 15.07. вета Министров СССР Бюллетень26 621.394.6(53 ло делам изобретени и открытийДата опубликования описания 04.08.7(54) УСТРОЙСТВО СИНХРОНИЗАЦИИ П КЛАМ 10 Изобретение относится к технике связи и может использоваться в многоканальных системах передачи сигналов с импульсно-кодовой и дельта модуляцией.Известно устройство синхронизации по циклам, содержащее на входе формирователь тактовых импульсов и и блоков опробывания импульсных позиций с расширителями, а также делитель-распределитель и последовательно соединенные элементы И - ИЛИ, ИЛИ и элемент задержки, вход и выходы которого подключены к соответствующим входам блоков опробывания импульсных позиций, причем выход и вход первого расширителя подключены к соответствующим входам элемента И не посредственно и через накопитель 11,Однако известное устройство имеет большое время вхождения в синхронизм.С целью сокращения времени вхождения в синхронизм в предлагаемое устройство син хронизации по циклам введены регистр сдвига, узел перезаписи сигналов несоответствия и элемент запрета, 1 три этом выход формирователя тактовых импульсов непосредственно и через последовательно соединенные элемент 25 запрета и делитель-распределитель подключен к соответствующим входам регистра сдвига, одна группа выходов которого подключена к соответствующим входам блоков опробывания импульсных позиций, кроме первого 30 узла перезаписи сигналов не соответствия и элемента И - ИЛИ, а другая группа - выходов - к входу первого расширителя непосредственно, а к входам (и - 1) расширителей - через элемент И, причем выходы расширителей непосредственно подключены к соответствующим входам элемента И - ИЛИ, выход которого подключен к второму входу элемента запрета, а выход узла перезаписи сигналов несоответствия подключен к дополнительному входу одного из расширителей.На чертеже приведена структурная схема устройства с тремя блоками опробывания п=3.Устройство синхронизации по циклам содержит на входе формирователь 1 тактовых импульсов, блоки 2 - 4 опробывания импульсных позиций с расширителями 5 - 7, делитель- распределитель 8, последовательно соединенные элементы И - ИЛИ 9, элемент ИЛИ 10 и элемент задержки 11, вход последнего подключен к входу блока 2 опробывания импульсных позиций, а выходы - к соответствующим входам блоков 3 и 4 опробывания импульсных позиций, элемент И 12, к соответствующим входам которого подключены выход расширителя 5 непосредственно и вход расширителя 5 через накопитель 13, регистр 14 сдвига, узел 15 перезаписи сигналов несоответствия и элемент запрета 16, при этомвыход формирователя 1 тактовых импульсовнепосредственно и через последовательно соединенные элемент запрета 16 и делитель-распределитель 8 подключен к соответствующимвходам регистра 14 сдвига, одна группа выходов которого подключена к соответствующим входам блоков 3 и 4 опробывания импульсных позиций, узла 15 перезаписи сигналов несоответствия и элемента И - ИЛИ 9, адругая группа выходов - к входу расширителя 5 непосредственно, а к входам расширителей 6 и 7 через элемент И 12, причем выходырасширителей 5 - 7 непосредственно подключены к соответствующим входам элементаИ - ИЛИ 9, выход которого подключен к второму входу элемента запрета 16, а выход узла15 подключен к дополнительному входу расширителя 6.Блок 2 опробывания импульсных позиций,как и блоки 3 и 4 опробывания, состоит изэлементов И 17 - 20 и элемента запрета 21,триггеров 22 и 23 и элемента И - ИЛИ 24.Узел 15 состоит из элементов И 25, 26 и 27,элемента ИЛИ 28 и триггера 29. Регистр 14состоит из ячеек 30 - 34,Устройство работает следующим образом,В состоянии синхронизма импульсы тактовой частоты с выхода формирователя 1 черезэлемент запрета 16 поступают на вход делителя-распределителя 8, осуществляющего деление частоты следования тактовых импульсов до частоты следования циклов.Регистр 14 задерживает импульсы с выхода делителя-распределителя 8 на один, два,три, четыре и пять периодов тактовой частоты. С входа устройства на блоки 2 - 4 поступает групповой сигнал. На вход блока 2 в режиме синхронизации при отсутствии сбоевсимволов синхросигнала цикла с выхода делителя-распределителя 8 через элемент ИЛИ10 поступает последовательность импульсов счастотой следования циклов. На входы блоков 3 и 4 с элемента 11 поступают такие жепоследовательности импульсов, но задержанные на один и два периода тактовой частотысоответственно.Таким образом, если блок 2 опробывает какую-либо позицию группового сигнала, тоблоки 3 и 4 опробывают следующие за нейимпульсные позиции.В случае опробывания блоком 2 на импульсной позиции символа 1 на выходе элемента И 20 появляется импульс, а при опробывании символа О импульс появляется навыходе элемента запрета 21, при этом триггер22 устанавливается в соответствующее состояние. Через некоторое время импульс с выходаячейки 34 регистра сдвига после совпаденияна элементе И 17 или И 18 устанавливаеттриггер 28 в такое же состояние.Триггер 23 запоминает на длительность цикла символ на опробованной позиции. В следующем цикле на элементе И - ИЛИ 24 происходит сравнение опробуемого символа исимвола, запомненного триггером 24,Г 1 ринцип работы блоков 3 и 4 аналогичеН,Таким образом, каждый из блоков 2 - 4 опробывает две разделенные временем цикла позиции: запомненную при предыдущем опробы 5 вании и опробуемую в данном цикле,При опробывании чередующихся символов10 или 01 на разделенных временем цикла позициях импульсы с выхода элементов И17 и 18, соответствующие первому опробуемо 10 му символу, устанавливают триггер 23 в такоесостояние, при котором импульс, соответствующий второму опробуемому символу, непроходит на выход элемента И - ИЛИ 24.В установившемся режиме (в режиме син 15 хронизма) блок 2 опробывает чередующиесясимволы 1010синхросигнала цикла, приэтом блоки 3 и 4 опробывают символы, чередующиеся по случайному закону. Результатыопробывания блоками 3 и 4 в режиме синхро 20 низма на работу всего устройства не влияют.Если при опробывании двух разделенныхвременем цикла позициях обнаруживаютсяодинаковые символы, т. е. 00 или 11, тона выходе элемента И - ИЛИ 24 появляется25 импульс положительной полярности - сигналнесоответствия опробуемых символов символам синхросигнала цикла (сигнал ошибки).После поступления с выхода элемента И -ИЛИ 24 через элемент 19 нескольких импуль 30 сов (количество зависит от емкости накопителя 13) заполняется накопитель 13, в результате чего на его выходе появляется сигналразрешения поиска, а устройство переходитиз состояния синхронизма в режим поиска35 синхронизма.Накопитель 13 придает инерционность устройству, то есть сохраняет состояние синхронизма при случайных сбоях символов синхросигнала цикла (в режиме синхронизма), а40 также сохраняет состояние поиска синхронизма при случайном соответствии опробуемыхсимволов символам синхросигнала (в режимепоиска синхронизма).После перехода устройства в режим поиска45 на входы блоков 2 - 4 с входов элемента ИЛИ10 и элемента задержки 11 в этом цикле поступает опробующий сигнал для опробыванияи запоминания символов на соседних позициях, причем на выходе элемента И - ИЛИ 2350 могут появиться ложные импульсы сигналаошибки. Для исключения прохождения этихимпульсов на выходы блоков 2 - 4 на элементе И 19 производится стробирование, для чегов блоке 2 используются импульсы положи 55 тельной полярности с выхода делителя-распределителя 8, а в блоках 3 и 4 в импульсы свыходов ячеек 30 и 31 регистра сдвига соответственно.Триггер 23 блоков 2 - 4 запоминает в режи 60 ме поиска символ на последней позиции,опробуемой соответствующим блоком опробования в данном цикле, то есть по окончаниипроцесса опробывания,В режиме поиска, кроме опробывания и за 65 поминания блоками опробывания 2 - 4 симвцлов на соседних позициях осуществляется также торможение делителя-распределителя 8, при этом через элемент запрета 16 запрещается прохождение одного, двух или трех импульсов тактовой частоты, в результате чего в следующем цикле на выходе делителя- распределителя 8 появляется импульс на один, два или три периода тактовой частоты позже, Следовательно, блоки опробывания в следующем цикле опробируют позиции, отстоящие от ранее опробуемых на один, два или три периода тактовой частоты, в зависимости от того, на сколько позиций происходит торможение делителя-распределителя 8.Расширители 5 - 7 осуществляют запоминание сигналов ошибок на время, необходимое для торможения делителя-распределителя 8 и осугцествления перезаписи. Расширители 6 и 7 могут запоминать сигналы ошибки на более длительное время, так как установка их в исходное состояние производится импульсом с выхода ячелки 33 регистра сдвига лишь при наличии на входах элемента И 12 разрешающих сигналов с выходов расширителя 5 и накопителя 13. Следовательно, расширители 6 и 7 могут запоминать сигнал ошибки предыдуц 1 их опробываний, поэтому торможение делителя-распределителя 8 может осуществляться в дальнейшем и на большее число позиций, что сокращает время вхождения в синхронизм.Формирование импульса торможения происходит следующим образом.После заполнения накопителя 13 на его выходе появляется сигнал, разрешающий совместно с сигналом ошибки, расширенным пасц 1 ипителем 5, прохождение через элемент И - ИЛИ 9 импульса с выхода ячейки 30 регистра сдвига. Если в это время на выходе расширителя 6 присутствует сигнал ошибки, то на выход элемента И в И 9 проходит импульс с выхода ячейки 31 регистра сдвига, а при наличии сигналов ошибки на выходах всех расширителей 5 - 7 на выход элемента И в И 9 проходят импульсы с выходов ячеек 30, 31 и 32 регистра сдвига, Импульсы. появляющиеся на выходе элемента И - ИЛИ 9, поступают на элемент запрета 16 и осуществляют торможение делителя-распределителя 8 на соответствующее число позиций,Импульсы с выхода элемента И - ИЛИ 9 поступают на элемент ИЛИ 10, на другой вход которого поступают импульсы с выхода делителя-распределителя 8. Элемент ИЛИ 10 и элемент задержки 11 осуществляют формирование сигнала опробывания.В режиме поиска возможны следующие режимы работы блоков опробывания 2 - 4.В первом режиме блок 2 опробывания опробывает символы, характер чередования которых не соответству.ет синхросигналу цикла, а блоки 3 и 4 символы, соответствующие символам синхросигнала цикла. Сигналы ошибки на выходах блоков 3 и 4 отсутствуют, следовательно, отсутствуют разрешающие сиг 565402 Кроме этих процессов в этом случае осуществляется также перезапись сигнала ошибки (сигнала несоответствия) из расширителя 6 в расширитель 7. Импульс с выхода ячейки 31 регистра сдвига через элемент 25 и ИЛИ 28 поступает на установку триггера 29, запоминающего сигнал ошибки. Так как сброс триггера 29 производится только при наличии на входе элемента 26 разрешающего сигнала с выхода расширителя 6, то триггер 29 запоминает сигнал ошибки до следующего цикла.В следующем цикле блок 3 опробывает символы на позиции, на которой блок 4 уже обнаружил символы, не соответствующие символам синхросигнала цикла, при этом независимо от того, какие символы опробывает блок 3 опробывания импульс с выхода ячейки 30 регистра сдвига через элемент И 27 устанавливает расширитель 6 в состояние, соответствующее сигналу ошибки. Если блок 2 снова опробывает символы, не соответствующие символам синхросигнала цикла, то торможение делителя-распределителя 8 производится на две или три позиции, в зависимости от наличия разрешающего сигнала на выходе расширителя 7. Следовательно, перезапись сигнала несоответствия опробуемых символов символам синхросигнала цикла, сигнала ошибки, также приводит к сокращению времени вхождения в синхронизм.После появления сигнала ошибки на выходе расширителя 6 становится возможным сброс триггера 9 в исходное состояние. Сброс триг 3540 45 50 55 б 0 65 5 10 15 20 25 306налы на выходах расширителей 6 и 7. Торможение делителя-распределителя 8 производится на одну импульсную позицию, а элемент ИЛИ 10 и элемент задержки 11 обеспечивают поступление сигналов для опробывания и запоминания символов на трех следующих позициях, задержанных относительно первоначально опробуемых на одну. По окончании этих процессов импульсом с выхода ячейки 34 регистра сдвига производится установка расширителя 5 в исходное состояние.Во втором режиме блоки 2 и 4 опробывают символы, которые не соответствуют синхросигналу, а блок 3 опробывают символы, соответствующие символам синхросигчала цикла.Импульсы сигнала ошибки на выходах блока 3 опробывания и расширителя 6 отсутствуют, в то время как импульсы с выходов блоков 2 и 4 опробывания устанавлива 1 от расширители 5 и 7 в единичное состояние.Так как разрешающий сигнал на выходе расширителя 6 отсутствует, то импульсы с выходов ячеек 31 и 32 регистра сдвига на выход элемента И в И 9 не проходят, поэтому торможение делителя-распределителя 8 производится, как и в первом случае, лишь на одну позицию, при этом на входы блоков 2 - 4 с выходов элемента ИЛИ 10 и элемента задержки 11 поступают импульсы для опробывания и запоминания символов на позициях, сдвинутых во времени на одну.гера 29 осуществляется импульсом с выхода ячейки 31 регистра сдвига.В третьем режиме блоки 2 и 3 опробывают символы, которые не соответствуют символам синхросигнала цикла, а блок 4 опробывания - символы, соответствующие символам синхросигнала цикла. Импульс сигнала ошибки, появляющийся на выходе блока 3 опробывания, проходит через элемент ИЛИ 28 и устанавливает триггер 29 в состояние, при котором разрешается прохождение импульса с выхода ячейки 30 регистра сдвита через элемент ИЛИ 27, на установку расширителя 6 в единичное состояние. После этого расгциритель 6 оазоешает прохождение через элемент И - ИЛИ 9 импульса с выхода ячейки 31 регистра сдвига,Таким образом, на выход элемента И - ИЛИ 9 и элемента ИЛИ 10 проходят импульсы с выходов ячеек 30 и 31 регистра сдвига, в результате торможение делителя-распределителя 8 пооизводится на две позиции, а блоки 2 - 4 опробывают и запоминают символы на позициях, задержанных от первоначально опообуемых на два периода тактовой частоты. 25После этого импульсами с выходов ячейки 32 через элемент И 26), ячейки 33 (через элемент И 12) и ячейки 34 регистра сдвига осуществляется сброс триггера 29 и расширителей 6 и 5 в исходное состояние. зоВ четвертом режиме все блоки 2 - 4 опробывают символы, которые не соответствуют символам синхросигнала цикла. В этом случае все рашсирители 5 - 7 устанавливаются в единичное состояние. Импульс с выхода ячейки 31 регистра сдвига, появляющийся на выходе элемента И 25 и проходящий через элемент ИЛИ 28, на работу триггера 29 влияния не оказывает, так как триггер 29 уже находится в единичном состоянии после прохож дения через элемент ИЛИ 28 импульса сигнала ошибки с выхода блока 3 опробывания. В этом случае торможение делителя-распределителя 8 производится на три позиции, а сброс триггера 29, расширителей 6 и 7 и рас ширителя 5 осуществляется в этом же цикле импульсами с выходов соответственно ячеек 32 - 34 регистра сдвига.Таким образом, процесс поиска продолжается до тех пор, пока не будет достигнут синхронизм по циклам.Формула изобретенияУстройство синхронизации по циклам, содержащее на входе формирователь тактовых импульсов и и блоков опробывания импульсных позиций с расширителями, а также делитель-распределитель и последовательно соединенные элементы И - ИЛИ, ИЛИ и элемент задержки, вход и выходы которого подключены к соответствующим входам блоков опробывания импульсных позиций, причем выход и вход первого расширителя подключены к соответствующим входам элемента И непосредственно и через накопитель, о т л и ч а ющ е е с я тем, что, с целью сокращения времечн вхождения в синхронизм, введены регистр сдвига, узел перезаписи сигналов несоответствия и элемент Запрета, при этом выход формирователя тактовых импульсов непосредственно и через последовательно соединенные элемент Запрет и делитель-распределитель подключен к соответствующим входам регистра сдвига, одна группа выходов которого подключена к соответствующим входам блоков опробывания импульсных позиций, кроме первото, узла перезаписи сигналов несоответствия и элемента И - ИЛИ, а другая группа выходов - к входу первого расширителя непосредственно, а к входам (и - 1) расшири. телей - через элемент И, причем выходы расширителей непосредственно подключены к соответствующим входам элемента И - ИЛИ, выход которого подключен к второму входу элемента запрета, а выход узла перезаписи сигналов несоответствия подключен к дополнительному входу одного из расширителей.Источники информации, принятые во внимание при экспертизе1. Авторское свидетельство СССР Уо 279701, кл, Н 041. 7/00, 1964,565402 Тираж 818а Совета Министри открытийокая наб., д, 4/5 Лаказ 1694/2ЦНИИ Изд. Мо 618 Государственного комите по делам изобретений 3035, Москва, Ж.35, Рауш