Узловой элемент цифровой сетки для решения краевых задач

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке специализированных вычислительных машин и процессоров для решения краевых задач, описываемых уравнением (1) и краевыми уравнениями (2) в (6) Ых,дхдхЙх й дТ . ЙТТ = Г(Б,Г) ,Ч(8 г) =ГЬ д 1,ЙТЫ (Б,- ) =СТ,(8,1 )-Т(Б,"Г Ц =-А - 1(4)Т=Е (х,х,х ) при=,(б) Целью изобретения является уменьшение времени решения краевых задач за счет повьппения быстродействия, расширения функциональных возможностей узлового элемента цифровой сеткиза счет распараллеливания процесса решения на цифровой сетке и повыше - ние точности при снижении аппаратурных затрат.На фиг, 1 представлена блок-схема устройстваф на фиг. 2 - блок-схема блока проверки окончания итерационного процесса, на фиг. 3 - вариант выполнения блока синхронизации.Устройство содержит блок 1 памяти коэффициентов и свободного члена уравнений, счетчик 2 адреса, группу элементов И 3.1, - 3.6, четвер. тый. элемент И 4, сумматор 5 единиц, регистр 6 суммы, третий элемент И 7, элемент 3 ИЛИ 8,. второй элемент И 9, одноразрядный сумматор 10, блок 11 синхронизации, регистр 12 произведения, блок 13 проверки окончания итерационного процесса, пятый элемент И 14, первый элемент И 15, элемент 2 ИЛИ 16, регистр 17 результата, элемент 2 И"НЕ 18, группу информационных входов устройства 19.1 - 19,6, выход 20-14 сигнализации окончания итерационного процессаБлок 13 проверки окончания итерационного процесса содержит элемент 4 И 21, двухразрядный регистр 22, элемент 23 сравнения, триггер 24,где з.=1,23, =1,2; и - момент вре мени, для которого производится расчет Б, индекс М указывает намасштабное представление индексированных переменных, которые всегдасводятся к следующим численным ин тервал гм0,0 к 10 Ь, с 1и заведомо представлены в дополнительном коде.Узловой элемент цифровой сеткиобеспечивает решение одного уравнения системы, для чего используют 30 известные значения коэффициентовЬ; и свободного члена Г , а такг, ь, 1 лже значения искомой функции П 1 получаемые в соседних узловых элементах,Устройство работает следующим образом.Решение системы уравнений выполняется метоцом итераций, При этом узловой:элемент использует на 7-й ите рации значения О, , определенныек,ов (1-1)-м приблюкении. Таким образом уравнение (7) для вычисленияП г, в 1-м приближении. необходимозаписать так45 мокс, з,мУсловие окончания итерационногопроцесса, обеспечивающего вычисле ние (Ц) имеет видг(Б), - й ) а, (9)где- заданная точность результата.Последовательность действий, про изводимых в узловом элементе на одной итерации, можно условно разделить на два этапа. Первый - это собственно решение уравнения (8) и по3лучение значения (Б ) на накап,л,мливающем регистре 12 произведения ивторой - поразрядная перезапись результата и регистра 12 произнедениян регистр 7 результата с однонременной проверкой условия окончания итерационного процесса в блоке 13 проверки окончания итерационного процесса.ПеРвый этап состоит из ш циклов,н каждом из которых п тактов, иеще одного такта, где ш - это длинадвоичного кодаАлгоритмически каждому циклу соответствует процесс получения суммы 15частичных произведений одного разряда (коэФФициента) Ъ 1на двоичный код 0;н л м,н,11, МДля получения конечного результата необходимо повторить столькоциклов, сколько разрядов содержиткод Ь ни столько тактов в цикле,к,лсколько разрядов имеет код Б.К,л,м,а также произвести суммирование.1, м Ь,со свободным членом 25Г, которое производится за 11 1такт работы.Необходимо отметить также следующие особенности.Так как О(Б,км) 1,0 сЬ;к ь ф 3то и их произнедение будет находиться в интервале 1246 1 О 20 Очевидно, что максимально возмож- З 5ное значение, получающееся в регистре 12 произведения при суммированиишести значений Ь; Б,м , можетбыть равно 6.Следовательно, при использовании 40двоичной системы исчисления для исключения ошибок переполнения регистр12 произведения помимо ш разрядовдля дробной части числа должен бытьдополнен тремя двоичными разрядами,а та .же, учитывая использование дополнительного кода при суммировании1 Е Б Ь. и Р одним зна 1 н,и,м н,1 ч1 ь, мконым разрядом,45 Управляющий сигнал 20-2 с блока11 отключает выход регистра 6 суммыот входа одноразрядного сумматора1 С, когда все три разряда суммыпросуммированы с разрядами регистра 50 произведения.В результате первого такта в регистре 12 произведения записываетсясумма частичных разрядных произведений и в младшем разряде устанав линается ш - 1 разряд накопленного ре.зультата.Второй такт отличается от первоготолькЬ тем, что на группу информаСуммирование результата Е Е П х1 к,лмЬ;н к, полученного за ш циклов, с кодом Г , производится по окончании последнего цикла в течение еще одного дополнительного такта работы. Для представления одинаковым образом слагаемых код Гдополнен тремя разрядами целой части, н которых эа 111 4писаны тоже коэффициенты, что и взнаковом разряде.Первый цикл реализуется в узловом элементе следующим образом.Управляющий импульс 20-10 с блока 11 поступает на счетный вход счетчика 2 адреса, на выходах которогоустанавливается "Адр 1", соответствующий ячейкам памяти с младшимиразрядами Ь;,На группе элементов И 3. 1-3.6происходит поразрядное умножениеш-го разряда Ь, на ш-й разрядк,л, МРезультаты поразрядного умноженияскладынаются на сумматоре 5 единиц,сумма произведений, как указывалосьне может превышать шести, поэтомупо управляющему импульсу 20-4 с бло"ка 11 результат суммирования принимается на трехразрядный регистр 6суммы. Далее производится поразрядное сложение содержимого регистра6 суммы и регистра 2 произведенияна одноразрядном сумматоре 10 и размещение результата на регистре 12произведения путем повторения ш+5раэ управляющего сигнала 20-6 сблока 11, который обеспечивает сдвигв сторону младших разрядов и одновременно с этим прием результатасуммирования предыдущего разрядав старший разряд регистра 12 произведения и трехкратного повторенияуправляющего сигнала 20;5 (с блока 11) последона.ельного сдвига содержимого регистра 6 суммы. Управляющий сигнал 20-1 с блока 11отключает выход регистра 12 произведения от входа одноразрядного сумматора 10. Это необходимо в первомтакте первого цикла, когда происходит одновременная запись и очисткарегистра 12 произведения.3 1246 ционных нходов устройства 9.1-19.6 поступают шразряды Б, что1 к, пм достигается круговым сдвигом на региотре результата соседних с данным узловых элементов. Соответственно происходит круговой сдвиг (управляющий сигнал 20-8) значения Я ) расположенного на регистре 17 резуль. тата рассматриваемого узлового элемента. 1 ОВ результате второго такта н регистре 12 произведения формируется серия результатов первого и второго тактов, а в младшем разряде устанавливается шразряд накопленного 15 результата.В последнем ш такте цикла управляющий сигнал 20-6 повторится не ш+ +5 раз, а только 5 раз, что обеспечивает размещение шразряда на- Ю копленной суммы в младшем разряде регистра 12 произведения.Следует отметить, что в результате кругового движения накапливаемого результата в регистре 12 произведения в кажцом цикле,по сравнению с известным устройством экономится(ш - 1) микротактов работы устройства. Это можно пояснить следующими расчетами: ЗОВ каждом из 1 по ш - 1 тактахработы предлагаемого узлового элемента производится (ш + 5) сдвиговрегистра произведения для полученияочередного накаплинаемого результата, З 5Всего за штактов будет произведено (ш) (ш+5) микротактов.В ш такте производится 5 сдвигов.Всего на цикле будет затрачено(ш) (ш+5) + 5 микротактон работы, рВ каждом из 1 по штактах работы известного устройства, на накапливающем сумматоре такой же разрядности как и регистр 12 произведения последонательное распространение переноса из младших разрядов встаршие займет (ш+3) микротактовработы устройства и сдвиг вправо ещеодин микротакт. Всего (ш+4) микротакта. За (ш) тактов будет произведе О но (ш) (ш+4) микротактов.В ш такте работы известногоустройства производится (ш+4)+(ш) микротактовВсего на цикл будет затрачено (ш) (ш+4)+2 ш + 3 микротактов работы. 11 ЬПосчитаем разницу; (та+1) (ш+4)+ +2 ш+3-(та) (тп+5) -5= (ш) (та+4-тп)+ +2 ш+3-5. - (ш) +2 т+2=тп.Второй цикл и,все последующие отличаются от первого цикла тем, что счетчик адреса увеличивает свой код на единицу и на входы элементов .И 3.1-3.6 поступают следующие разряды н последнем такте при 4-м сдвиге регистра 12 произведения закрывается вход одноразрядного сумматора 10 управляющим сигналом 20-11 с блока 11, что обеспечивает чистоту полу-. чения переноса в старший разряд регистра 12 произведения,Результатом ш циклов является ЕЕБ Ьки Далее, н течение одного тактаработы происходит суммирование с кодом Г. Для чего производитсяш+4 кратное повторение упранляющихимпульсов 20-6 и 20-10, при открытомэлементе И 4 упранляющим сигналом20-3 и закрытых элементах И 7 и 2И-НЕ 18 соответственно управляющимисигналами 20-2 и 20-9Как видно за ш циклов будет сэкономлено ш(ш) микротактов работыустройства. На суммирование с Р .будет затрачено (ш+4) микротакта.Тогда экономия времени выполненияпервого этапа составляет ш(ш)-(ш+4)=(ш)(ш)-5 микротактов.На втором этапе определяется выполнение условия окончания итерационного процесса (9) и размещениерезультата текущей итерации на ре"гистре 17 результата,Характерно, что искомое значение0%1. Поэтому, если на 3-йитерации значение (13, ) выйдетм,п,мза указанный интернал, то заранееизвестно, что оно не является искомым. Поэтому проверка условия (9)выполняется н следующей последовательности.1 Если (Б ); с О, то условие(9) не выполнено и (Б) нарегистре 17 результата присваивается значение О.2, Если Ж). т 1, то условие(9) также не выполнено и (Б ).,ь,л,ина регистре 17 результата присваивается значение 1-р , где ш - количество разрядов, выбранных дляпредставления в двоичной системесчисления.1246 73. Если (Б , ) 1, то на регистр 17 результата записывается значение (Б) и определяется вы 1полнение условия (9), которое предполагает, во-первых, получение результата (П,.), - Й) При этом Ж , ), представляется в дот,л,м -полнительном коде как отрицательное число с помои ью преобразователя элемента 2 И - НЕ 18. Во-вторых, анализ 10 задаваемых, в том числе и знаковым либо все 0 либо все 1. Условие (9) не выполняется в противном случае.Приведенная последовательность реализуется блоком 13 проверки окон чания итерационногб процесса.Управляющий сигнал режима работы узлового элемента 20-9 открывает элемент И 14 и тем самым соединяет выход блока проверки окончания итерацион ного процесса с входом регистра 17 результата, а также элемент 2 И-НЕ 18.На регистр 12 произведения поступает управляющий импульс 20-7 сдвига дробной части результата в сторону 35 младших разрядов. Сдвигаемая информация поступает в блок проверки окончания итерационного процесса и на второй вход одноразрядного сумматора 10 (элемент И 9 открыт). На ре гистр 17 результата подается управляющий импульс 20-8 последовательного сдвига и приема. Управляющие импульсы 20-7, 20-8 повторяются ш раз. Таким образом, длительность второго 45 этапа работы узлового элемента определяется ш микротактами.Блок 13 проверки окончания итерационного процесса параллельно выполняет следующую последовательность 50 действий.Анализирует на элементе ИЛЦ-НЕ 25 четыре старших разряда регистра произведения (один знаковый и три целойчасти (О, ) .55Наличие логического "0" на инверсном выходе элемента 4 ИЛИ-НЕ,25 говорит о ситуациях, соответствующих пунполученного результата, Результатсуммы при (П ) = (П, ) Равен 0 во всех разрядах. ПриМ,) Ж,);, на величинуГравен 0 во всех разрядах, При 15М, ),(Ц), на величинуГ равен 1 во всех разрядах, задаваемых. Таким образом, условие (9)выполняется если при суммированиикод суммы содержит во всех разрядах, 20 111 8ктам 1 и 2, вышеприведенной последовательности. Элементы 4 И 2 1 и элемент 26 совпадения закрываются, а элементы 2 ИЛИ-НЕ 27, 2 ИЛИ 28 пропус кают на выход блока лог. 0" или "лог. 1". Наличие "лог.1 на инверсном .выходе элемента 4 ИЛИ-НЕ 25 свидетельствует о ситуации пункта 3. Открытый элемент 26 совпадения соединяет выход регистра 12 произведения с входом регистра 1 результата. Элемент 4 И 21 открывается тогда, и только тогда, когда поступает управляющий сигнал 20-11 задания точности результата и. пропускает импульсы сдвига/приема 20-6. Двух- разрядный регистр 22 начинает последовательно записывать и сдвигать значение Ж,) (Цм );.1поступающее с выхода сумматора 10.Элемент 23 сравнения осуществляв ет поразрядное сравнение поступакпе го кода. В случае несовпадения вырабатывается сигнал несовпадения "лог.который по приходу тактового синхроимпульса 20-12 запоминается на триггере 24 и происходит остановка процесса сравнения. На управляющем выходе 20-14 появляется сигнал не-. выполнения условия (9). В регистр 17 результата заканчивается запись и узловой элемент готов к выполнению следующей итерации. В начале каждой итерации триггер 24 признака выполнения условия (9) устанавливается в состояние 0 управляющим импульсом 20-13. В случае совпадения сравниваемых разрядов (о, м)(0 л, й)4-1 условие (9) выголнено и процесс решения завершен.Количество управляющих сигналов,обеспечивающих работу узлового элемента цифровой сетки, составляеттринадцать,Таким образом, предлагаемый узловой элемент цифровой сетки обеспечивает уменьшение времени решениязадач по сравнению с известным устройством и может быть эффективноиспользовано для решения широкогокруга краевых задач теории поля.Формула изобретенияУзловой элемент цифровой сетки для решения краевых задач, содержащий блок синхронизации, группу элементов И, счетчик адреса, груп 1246111 Опа выходов которого подключена кгруппе входов блока памяти группавыходов значений коэффициентов уравнения которого соответственно сое-.динена с первыми входами соответствующих элементов И группы, вторыевходы которых являются группой информационных входов устройства,выходы элементов И группы подключены к соответствующим входам сумма Отора, о т л и ч а ю щ и й с я тем,что, с целью повышения точности ибыстродействия, в него введены блокпроверки окончания итерационного процесса, состоящий из элемента 4 И, 15элемента 4 ИЛИ-НЕ элемента 2 И,элемента 2 ИЛИ-НЕ, элемента 2 ИЛИ,двухразрядного регистра, элементасравнения и триггера, регистр суммы,пять элементов И, элемент 3 ИЛИ, 20элемент 2 ИЛИ, элемент 2 И-НЕ, оцноразрядный сумматор, регистр произведения и регистр результата, выходкоторого является выходом результатарешения уравнения устройства и подключен к прямому входу элемента И-НЕвыход которого соединен с первымвходом первого элемента И и с первымвходом элемента 3 ИЛИ, выход которогоподключен к первому входу одноразрядного сумматора второй вход которого соединен с выходом второго элемента И, первый вход которсго подклю- .чен к первому выходу блока синхронизации, второй выход которого соединен с первым входом третьего элемента И, выход которого подключен квторому входу элемента 3 ИХИ, третийвход которого соединен с выходом четвертого элемента И, первый вход кото- орого подключен к третьему выходу блока синхронизации, четвертый выход которого соединен с входом записи регистра суммы, вход сдвига которогоподключен к пятому выходу блока синхронизации, шестой выход ксторогосоединен с первым входом элемента4 И и с входом записи регистра произведения, вход сдвига которого подключен к седьмому выходу блока синхро 5 Онизации, восьмой выход которого соединен с входом записи регистра результата, вход сдвига которого подключенк выходуэлемента 2 ИЛИ, первый входкоторого соединен с выходом первогоэлемента И, второй вход которого подключен к инверсному входу пятого элемента И к второму входу элеменга 2 И-НЕ и к девятому выходу блока синхронизации, десятый выход которого соединен со счетным входом счетчика адреса, одиннадцатый выход блока синхронизации подключен к второму входу элемента 4 И, выход которого соединен с входом записи двухразрядного регистра, первый и второй выхо - ды которого соединены соответственно с первым и вторым входами элемента сравнения, выход которого подключен к информационному входу триггера, вход синхронизации которого соеди-, нен с двенадцатым выходом блока син - хронизации, тринадцатый выход которого подключен к входу установки "О" триггера, прямой выход которого подключен к входу блока синхронизации, инверсный выход триггера соединен с третьим входом элемента 4 И, четвертый вход которого подключен к выходу элемента 4 ИЛИ-НЕ, к первому входу элемента 2 И блока проверки окоччания итерационного процесса и к первому входу элемента 2 ИЛИ-НЕ, выход которого соединен с первым входом элемента 2 ИЛИ блока проверкиокончания итерационного процесса, второй вход которого подключен к выходу элемента 2 И блока проверкиокончания итерационного процесса, второй вход которого соединен с вторым входом второго элемента 2 И и с выходом младшего разряда регистра произведения, знаковый разряд которого подключен к второму входу элемента 2 ИЛИ-НЕ и к первому входу эле мента 4 ИЛИ-НЕ, второй, третий и четвертый входы которого соединены с соответствующими тремя выходами старших разрядов регистра произве - дения, вход переноса которого подключен к. информационному входу двух- разрядного регистра и к выходу одноразрядного сумматора, выход элемента 2 ИЛИ блока проверки окончания итерационного процесса соединен с вторым входом пятого элемента И, выход значения свободного .члена уравнения блока памяти подключен к второму вхсду четвертого элемента И, выход которого соединен с вторым :входом элемента 2 ИЛИ, выход регистра суммы соединен с вторым входом третьего элемента И.124 б 111 Составитель В.Рыбианова Техред О.Гортвай орректор И,Г 1 ус дакто Заказ 4003/43ВНИИП И осуда ам из по д13035,сква,Производственно-полиграФическое предприятие г, Уж ул. Проектная,ственногобретенийЖ, Рау Подписноекомитета СССРоткрытийская наб , д. 4