Система для синтеза тестовых сигналов

; Фгп брин фьЙДЕ 7 ЕДЬ.л ЗУ(22) Заявлено 30,01.7 101041/24 С 06 . 11/О ем заявкиприсоеди Государственный номит Совета Министров ССС по делам иэооретений н открытий(45) Дата о икования опи Авторизобретения Б е ге Инсти лектронных у:равляюцп:; маши) Заявитель 4) СИСТЕМА ДЛЯ СИНТЕЗА ТЕСТОВЫХ СИГН Изобретение отной технике и, в чтоматичесоотоспособности итей слогкньсх пифроков и устройств стехники и автоматграль; ых схемах.Известны с; первой категории относятся системы целиком сазируюшиеся на универсальпьх ЦВМ общего н.значения и не содержащие каких-либо специальных аппаратных средств. В таких системах задачи, связанные с создание. тестов, решаются на стандартном оборудовании ЦВМ с помошь,э соответству.:ошего комплекса программ. Наиболее эфф". тпвпые методы синтеза тестов использованием подобных систем основыва:отся ," програм.по:л модепированип заданного объекта Оо и всехего модификаций О Оь ок соответствуюших неисправностям 1, 2 К ип псевдослучайных входных послеповальностях рассматрпваемьгх как потенциальныеест 1-1 г Ь л 1 последовательпостт гене рируются специал ной программой, и каждая из пих г( прикладывается ко входаг,г моде + лей объективов до, 0ОоВ результате .,юдел.ровапия э объектов на после говатепьности х," вычисляются их выходные реакции у, у, уо на эту последовательносттРеакции ууу срав;пваются сКреакциейс целью составления спискао кого сипт за тестов контрол а щносдиагностики неиспра ых объектов, узлов едств вычислительн построеннь ЦВ 1 стемы, содергкап;и усторонними связ я, регистр входног соединен со вход д через коммутато ения, устройства г соответствующими ектаями с блоо векторао;. образцар подкл:очен соединенну;о дв ком сопрягкени выход которого ооъекта, а вхо к блоку сопря оммутации,в;ода и ч с тнеинь выходами образца объля современныхработка тестов, обланой полнотой (т.е. спвать заданный класстов) или заданной то тих ностыо диагно слогкной задач тикий. ляетсяИзве чрезвычайнотные систем томатизации реазделить на две ения этои задачкатегории. моги осится к вычислительстности к системам авцифровых объектов разда,"оших гарантировапособпостью обнаругкинеисправностей объек тле"днь2 Я ) УГК 681,32те пеисправ.эсти (,анные выбираются из ОЗУ 10);обц;ее управленц процессо: синтеза теста, составление списков неисправностей, обнаруживаемых каждой из исследуемых вхэдных последовательностей, вывод тестов идругих данных,Перед началом работы комплексу програ;лм ЦВМ 7 задается исходная ипформация, определявшая объект, для которогопроизводится построение тестов. Зта информация вклочает: перечень типов интегральных схем объекта с указанием, какая изэтих схем подкпючена к каждому процессору 9; перечень всех входов объекта, входовсинхронизации, входов установки в исходноесостояние (в символических или физическихадресах выходов регистра 3; входную последовательность приведения объекта в исходное состояние и последовательность сигналов цикла синхронизации,Кроме того, машина должна содержатьзаранее введенные библиотечные данные,в том числе модели (моделируошие програм.лы) всех типов интегральных схем, спискиих наиболее вероятных неисправностей, данные, характеризуошие контрольную аппаратуру и, в частности, возможные законы фор:лирования псевдослучайных входных последовательностей и т.д,Работа системы начинается с загрузкимоделирующих программ в ОЗУ 10 процессоров 9, соответствующих тем типам интегральных схем, которые подключены с помощью устройств 8 к этим процессорам,Эти программы извлекаются организующейпрограммой из внешне .:.мяти ЦВМ, и1 дМпередаются через шины связи 5 и регистры12 процессоров в ОЗУ 10. После загрузкипрограмм в ОЗУ засылаются данные, модифицирующие эти программы в соотвстствиис типами неисправностей интегральных схемна которых будет исследоваться входнаяпоследовательность, рассматриваемая каквозможный тест эбьекта.В моделирующую программу каждэгопроцессора вводятся одновременно Г нелсправностей (;де Г- разрядность словаОЗУ 10), Таким образом, программа каждого процессора эбеспечиьает параллельноемоделированиемодификаций интегральнойсхемы, соответствующих 1" ее различнымнеисправностям. Организующая пр ограммасистемы обеспечивает приложение кэ входам объекта 1 последовательности приведения объекта в исходнэе состояние.В каждом тактеэтой последовательности система работает следующим обраизом, Входной сектор, соответствуюшии такту 1, передается ЦВМ 7 через блэк сэпряжения 6 и коммутатор 4 ь эсгистр 3,чтэ обеспечивает приложение этэгэ вся -эра кэ входам объекта 1. Пэ окончании переходных процессов в эбъекте ЦВМ 7 с 5 помощью сигналов, передаваемых пэ шинамсвязи 5, запускает выполнение мэделирусщих программ в процессорах 9.Каждый процессор 9 работает автономно,независимо от других, под управлением прэ граммы, находящейся в его ОЗУ 10. В начале выполнения программы каждого процессора значения сигналов, установившиеся навходах интегральной схемы объекта 1, с которой связан данный процессор, считывают 5 ся с помощью блока 18 в регистр 15 и далее через регистр 12 записываотся в ОЗУ10. Зти значения сигналов рассматриваэтсякак значения входов моделей интегральнойсхемы. На основании этих значений входов 20 и состояния в такте-1 моделирующая программа вычисляет состояние всех элементовкаждой модели. Вычисление строится какитеративный процесс. Он считается законченным, если состояние элементов каждой 25 модели оказывается неизменным в двух следующих одна за другой итерациях, Конец вычисления фиксируется индикатором 19 процессора, по сигналу которого блок 13 управления сигнализирует ЦВМ 7 об окончании 30 выполнения его программы. По окончаниивыполнения моделирующих про-рамм всемипроцессорами 9 системы организующая программа ЦВМ 7 подготавливает вектор входной последовательности, соответствующий З 5 такту 1 +1, и описанный процесс повторяется.По окончании приложения последовательности приведения объекта в исходное состояние образец объекта 1 эказываетсл в известном начальном состоянии, В сэответ 0 ствующее начальное состояние привэдятсятакже модели интегральных схем, реализуемые программами процессоров 9 (если в этимодели не внесены неисправности, тэ энинахэдятся в том же состоянии чтэ и соответствующие интегральные схемы объекта).Затем ЦВМ 7 начинает процесс генерирования и исследования входных последовательностей расс латриваямых В качестве возможных тестов. При этом работаО н 50 системы в каждом такте 1 лэбои такоипоследовательности скдадывается из описанных действий, выполняемых в та;те 1 последовательности приведения объекта в исходное состояние, и ряда дэполнителыыхго полнительными действиями процессоров 9являотся сравнение полученных в результате вычислениязначений выходов моделеиинтегральных схел, преобразованных в соответствии с типами проверяемых неисправно стей, с фактическими значениями выходныхс блоком сопрякения и с соответствующим ОЗУ.Кроме того, каждый процессор системы содержит регистры адреса и данных, блок управления, подключенные к шине связи с ОЗУ, и счетчик команд, выход которого соединен с первым входом регистра адреса.Выход регистра данных подключен к первым входам буферного регистра, блока коммутации, регистра кода операции, блока выполне ния логических операций, входу счетчика команд и второму входу регистра адреса.Второй вход блока коммутации соединен со входом процессоравыход - со вторым входом буферного регистра, соединенного дву сторонними связями с блоком выполнения логических операций, выход которого подключен ко входу индикатора окончания моделирования и к первому входу дешифратора результатов, второй вход которого и соот ветствуюший вход регистра данных соедине-. ны с выходом буферного регистра. Выходы регистра кода операции, индикатора окончания моделирования, дешифратора результатов и дешифратора адреса процессора под ключены к соответствующим входам блока управления. Вход дешифратора адреса процессора, второй вход регистра кода операции и соответствующие входы и выходы регистра данных и блока управления подклю чены к шине связи с блоком сопряжения.Для данной системы время Т анализа одного такта теста определяется формулой т,е. в п раз меньше, чем для известныхсистем синтеза первой категории, и в йраз меньше, чем для системы второй категории для приведенного ранее примера 40объекта0,03 сек. При этом системапозволяет моделировать любые логическиенеисправности внутренних элементов интегральных схем объекта и не требует длясинтеза тестов специально приспособленных 45образцов объектов, Система применена присинтезе тестов для синхронных объектов, допускаю щих внешнюю синхронизацию, конструкциякоторых предусматривает возможность подключения соответствующих контактных устройств к внешним выводам интегральныхсхем. Никаких других ограничений на схему и конструкцию объекта не накладываечся,Тесты, получаемые с помощью данной 55системы, рассчитаны на применение совместно с любой контрольной аппаратурой,обеспечивающей подачу тестов на входыобъектов контроля, считывание логическихзначений сигналов с выходов всех интеграль ных схем объекта и сравнение этих значений с эталонными значениями, заданным- впрограмме контроля или получаемыми отэталонного образца объекта,На фиг. 1 приведена блок-схема системы; на фиг. 2 - блок-схема специализированного процессора.Система содержит образец объекта 1;интегральные схемы Ъ -, регистр 3 входного вектора, - коммутатор 4, шины 5,.вязи, блок 6 опряжения ЦВМ 7, устройства коммутации 8- 8 специализированные процессоры 9- 9 и ОЗУ 10- 10,Специализированный процессор содержитрегистр 11 адреса, регистр 12 данных, блок13 управления, счетчик 14 команд, буферный регистр 15, регистр 16 кода операцийблок 17 логических операций, блок 18 коммутации, индикатор 19 окончаний моделирования, дешифратор 20 результатов и дешифратор 21 адреса процессора.Регистр 3 входного вектора предназначен,для запомипания и приложения ко входам объекта 1 сигналов, соответствующих текущему. такту исследуемой входной последовательности. С помощью коммутатора 4 обеспечивается последовательно-параллельный прием данных в регистр 3 с шин сопряжения с ЦВМ машиной.Каждый процессор 9 служит для моделирования соответствующей ему интегральной схемы 2 объекта 1 (с учетом имитируемых неисправностей этой схемы) с помошью программы, хранимой в соответствующем данному процессору ОЗУ 10.Система работает следу;ошим образом,Вместе с соответствующим комплексом программ ЦВМ 7 обеспечивает выполнение следующих управляющих функций в системе:генерирование входных последовательностей, испытываемых в качестве возможных тестов для заданного цифрового объекта;приложение входных, последовательностей и сигналов синхронизации ко входам объекта (через коммутатор 4 и регистр 3);загрузку моделирующих программ в ОЗУ 10 (через шины связи 5 и соответствующие узлы процессоров 9);модификацию моделирующих программ в соответствии с типами проверяемых неисправностей интегральных схем объекта;запуск процессора 9 в каждом такте проверяемой входной последовательности для выполнения моделирующих программ;обнаружение момента окончания работы моделирующих программ в каждом такте инакопление. в ОЗУ машины данных, определяющих все обнаруживаемые в текущем так524181 ют оСоставитель А. Жеренов Редактор Л, Утехина Техред И. Ковач Корректор А, Лакида Заказ 4995/432 Тираж 1029 Подписное ЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП фПатент", г. Ужгород, ул. Проектная, 4сигналов интегральных схем объекта и получение данных о том, какие из моделируемых неисправностей обнаруживаются в текущем такте, С этой целью по окончании моделирования программа, выполняемая каждым процессором, считывает состояние выходов связанной с процессоров интегральной схемы объекта и сравнивает его .с вычисленными значениями выходов 1- моделей, Если для какой-либо из " моделируемых неисправностей вычисленные значения не совпадают со считанными значениями, то программа фиксирует номер этой неисправности, Пс окончании описанных действий процессор сигнализирует ЦВМ 7 об окончании выполнения программ в такте 1 . После того, как эти сигналы получены от всех процессоров системы, организующая программа производит выборку из ОЗУ данных о всех неисправностях, которые обнаруживаются в текущем такте, и помешает их в список обнаруживаемых неисправностей, соответствуюций исследуемой входной последовательности, Затем программа - генератор входных последовательностей образует вектор, соответствующий такту 1 +1, и система описанным выше способом переходит к проверке этого такта выходной последовательчости, После тогокак исследуемая последовательность закончится либо в некотором ее такте в списокобнаруживаемых неисправностей войдут всенеисправности моделируемой группы, организующая программа производит засылку вОЗУ 10 данных, модифицирующих моделирующие программы в соответствии с новойгруппой неисправностей. Затем производится приложение к объекту 1 последовательности приведения в исходное состояние и напинается исследование генерируемой входной последовательности (с первого ее такта) для новой группы неисправностей. Приэтом работа системы аналогична работе,описанной для предыдущей группы неисправностей,Применение данной системы позволяетсоздавать эффективные тесты с требуемойполнотой и диагностической способностьюдля объектов, построенных на больших интегральных схемах.Система легко может быть реализованана модулях. При использовании для построения системы известных больших интеграпьных схем каждый процессор и соответствующее ему ОЗУ могут быть реализованы ввиде одной печатной платы, имеющей унифицированное соединение с шинами связиблока сопряжения с ЦВМ, При такой реализации обеспечивается возможность гибкогоизменения состава (числа процессоров и ОЗУ) в зависимости от числа интегральных схем в объектах, для которых должны синтезироваться тесты.ф ормула изобретения1. Система для синтеза тестовых сиг 10налов содержащая ЦВМ, соединенную двусторонними, связями с блоком сопряжения, регистр входного вектора, выход которого соединен со входом образца объекта, а входчерез коммутатор подключен к блоку сопря 15 " фжения устройства коммутации, соединенныес соответствующими входами и выходамиобразца объекта, о т л и ч а ю ш а я -с я тем, что, с целью повышения быстродействия системы путем параллельного моделирования неисправностей всех устройствобъекта, она содержит специализированныепроцессоры и оперативные запоминающиеустройства. ОЗУ), причем вход каждого специализированного процессора подключен квыходу соответствующего устройства коммутации каждый специализированный процессор соединен двусторонними связями с блоком сопряжения и с соответствующим запомина:сщим устройством,30 2.Системапоп. 1, отличающ а я с я тем, что специализированныйпроцессор содер;кит регистры адреса и данных, блок управления, подключенные и шинесвязи с ОЗУ, счетчик команд, выход которо 35 го соединен с первым входом регистра адреса; выход регистра данных подключен к первым входам оуферного регистра, блока коммутации, регистра кода операции, блока выполнения логических операций,ко входу счетчика ко 40 манд и ко второму входу регистра адреса,второй вход блока коммутации соединен совходом специализированного процессора, выход - с вторым входом буферного регистра,соединенного двусторонними связями с бло 45 ком выполнения логических операций, выходкоторого подключен ко входу индикатора окончания моделирования и к первому входу дешифратора результатов, второй вход которого и соответствуюшийвход регистра данных соединены с выходом буферного регистра; выходы регистра кода операции, индикатора окончания моделирования, дешифратора результатов и дешифратора адреса процессора подключены к соответствующим входам блока управления; вход дешифратора адреса процессора, второй вход регистра кода операции и соответствующие входы и выходы регистра данных и блока управления подключены к шине связи с блоком сопряжения.