Устройство для умножения чисел

(51) М, Кл. б 061 7/39 Гасударственный комитет Совета Министров СССР ао делам изобретений н открытий) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ЧИС Предложенное устройство относится к области автоматики и вычислительной техники и может быть иопользовано при реализации технических средств дискретной автоматики и вычислительной технички.Известны устройства для умножения чисел, содержащие два дешифратора чисел, входы которых связаны с входными шинами, а выходы - со входами матричного дешифратора, вьополненного на схемах И, выходы которого подключены ко входам схемам ИЛИ для отрицательных и положительных чисел, и формирователь знака, связанный с шинами знаковых разрядов сомножителей.Недостатком известных устройств является большое количество элементов И матричного дешифратора и, как следствие этого, сложенные схемы разрядных сборок, формирующие окончательный результат, так как один элемент матричного дешифратора, являющийся схемой совпадения, реализует только одну комбинацию результата с округлением для трех разрядов перемножаемых сомножителей.Предложенное устройсгво отличается тем, что в него введены коммутатор,кодов и два дешифратора групп чисел, входы которых связаны с выходами дешифраторов чисел, а выходы - со входами матричного дешифратора. Матричный дешифратор содержит дополнительные схемы И, связанные входамис выходами дешифрагоров чисел и дешифраторов групп чисел, а их выходы соединены совходами схем ИЛИ для отрицательных чи 5 сел. Выходы схем ИЛИ для положительных и отрицательных чисел связаны с соответствующими входами формирователя знакаи через коммутатор кодов, другими входамисвязанный с выходами формирователя знаО ка, - с выходными шинами устройства.Это позволяет упростить устройство за счетуменьшения количества схем И в матричном дешифраторе и упрощения схем ИЛИдля разрядов чисел,5 На фиг. 1 приведена блок-схема предложенного устройства; на фиг. 2 - диапраммысостояний входов матричного дешифраторадля трех разрядов с округлением для положительных и отрицательных чисел; наО фиг. 3 - пример выполнения принципиальной схемы дешифратора чисел и дешифратора групп чисел; на фиг, 4 - пример выполнения функциональной схемы матричногодешифратора; на фиг. 5 - пример выполне 5 ния гсринципиальной схемы, разрядных схемИЛИ и формирователя знака,Предложенное устройство содержит дешифраторы чисел 11 и 12 для каждого сомножителя, матричный дешифратор 2, выполненО ный на схемах И, разрядные сборки 3 и3формирователь знака 4, причем дешифраторы чисел 11 и 1 ъ на входы которого посту,пают цифровые разряды сомножителей, по выходам связаны со входами матричного дешифратора 2, выходы которого подключены на входы разрядных сборок 3, а формирователь знака 4 связали по входам со знаковыми разрядами сомножителей, Кроме того, устройство содержит дешифраторы групп чисел 5 и 5, для каждого сомножителя, которые по входам связанны с дешифраторами чисел 11 и 1 соответственно, а по выходам - с матричным дешифратором 2.Для представления результата в дополнительном коде в матричный дешифратор 2 введены дополнительные схемы И 6, связанные по входам с дешифраторами чисел 11 и 1 и дешифраторами групп чисел 51 и 5, а разрядные сборки 3 содержат схемы ИЛИ 7 для отрицательных чисел и коммутатор кодов 8, причем схемы ИЛИ 7 связаны по входам с выходами матричного дешифрагора 2, а по выходам - со входами коммутатора кодов 8, куда подключены также выходы схемы ИЛИ 9 для положительных чисел и выходы полусумматора 10 формирователя знака 4. Кроме того, формирователь знака содержит схемы запрета 11, на вход которых подключены выходы полу- сумматора 10 и выходы схем ИЛИ 7 и 9. Матричный дешифратор 2 содержит схемыИ 12 - 42.Уменьшение количества элементов предложенного устройства за счет уменьшения количества схем И матричного дешифратора 2 и количество входов разрядных сборок 3 поясняются на фиг. 2, где даны примеры диаграмм образования единичных выходов для трех разрядов как в прямом, так и дополнительных кодах. На диаграммах показаны объединенные состояния (очерченные тонкой линией), часть которых является общими как для различных разрядов, так и для прямого и дополнительно кодов. Объединенные состояния реализуются одной схемой И в матричном дешифраторе 2 в отличии от известных устройств, где каждый единичный выход реализуется своей схемой И. Такое объединение достигаегся за счет дешифратора пропп чисел, при этом дешифратор групп чисел не вносит задержек и получается достаточно экономичным.Предложенное устройство предоставляет собой двухступенчатый дешифратор, на первой ступени которого дешифраторами чисел 11 и 1 и дешифраторами грувп чисел 51 и 5, дешифрируются комбинации значений цифровых разрядов сомножителей, и на второй ступени матричным дешифратором 2 дешифрируются те комбинации сомножителей, которые соответсввуют наличию единичного сигнала в одном или нескольких разрядах произведения, причем рассматриваются положительные и отрицательные числа произведения в дополнительном коде с оируглением 5 1 О 15 20 25 30 35 40 45 50 55 60 65 4до трех цифровых разрядов. В предложенном устройстве за счет введения дешифратора групп дешифрируется большое число комбинации значений цифровых разрядов сомножителей; дополнительные комбинации представляют собой грунины чисел, образуемые в соответствии с объединенными состояниями диаграммы (см. фиг. 2).Введение этих комбинаций позволяет формировать единичный сипнал с помощью одной схемы совпадения в матричном дешифраторе для групп чисел сомножителей для одного или нескольких цифровых разрядов положительных или отрицательных чисел произведения. Знак произведения формируется как сумма по модулю двух знаковых разрядов сомножителей. В зависимости от знака произведения коммутатор кодов 8 пропускает на выход сигналы схем ИЛИ 7 и 9 положительных или отрицательных чисел, обеспечивая представление результата на выходе устройства в дополнительном коде. Для отрицательных чисел сигналы сборок запрещают прохождение единичного сигнала полусумматора 10 через схемы запрега 11, обеспечивая однозначное представление нуля.Рассмотрим работу устройства на примере конкретных чисел сомножителей Х= - 3 и У=+7.Сомножители поступают на устройство в 1 прямом коде, т. е. Х,=1; Х,=О; Х=1; Х,=1 и Узн - О, Уэ= 11 У 2= 1, У 1= 1.Прямые и инвертированные значения сигналов каждого из трех цифровых разрядов сомножителей поступают на дешифраторы чисел 1 и 11 и дешифраторы групи чисел 51 5, а прямые значения кодов знаковых разрядов соиножителей - на формирователь знака 4, После поступления сигналов появляемся положительный потенциал на одном из выходов каждого дешифратор,а чисел 11 и 1 - выходы Аз для Х и В 7 для У (см. фиг. 3 и фиг. 4) и на одном или нескользких выходах каждого дешифратора групп чисел 51 и 5 - выходы А 2-з и Аз- для Х и В 6 7 и В 7 для У. Появление положительного потенциала на указанных входах матричного дешифратора 2 (см. фиг. 4) вызывает появление отрицательного потенциала на выходах 12-ой, 21-ой и 34-й схем совпадения матричного дешифратора и соответственно на 12-ом, 21-ом и 34-ом входах разрядных сборок (см. фиг. 5),Наличие отрицательного потенциала на этих входах приводит к появлению положительного потенциала на выходах разрядных сборок, Одновременно появляется положительный потенциал на выходе полусумматора 10 формирователя знака 4, который разрешит прохождение положительного потенциала на выход коммутатора кодов 8. Положительный потенциал не пройдет на выход, ,поскольку соответствующая схема совпадения коммутатора кодов 8 закрыта отрицательным потенциалом с выхода формирователя знака 4. Положительный потенциал про5ходит на выход устройства, Наличие положительного потенциала на выходе разрядных сборок 3 разрешает прохождение положительного потенциала на выход формирователя знака 4, Таким образом, на выходе устройспва 2=1; У,=1, 1=0; 2,=1, что соответствует числу произведения У= - 3 в дополнительном коде, являющемуся результатом округления до трех разрядов числа - 21.Предмет изобретенияУстройство для умножения чисел, содержащее два дешифратора чисел, входы которых связаны с входными шинами, а выходы - со входами матричного дешифратора, выходы которото подключены ко входам схем ИЛИ для отрицательных и положи 4283806тельных чисел, и формирователь знака, связанный с шинами знаковых разрядов сомножителей, отличающееся тем, что, с целью упрощения устройства, в него возведены5 коммутатор и кодов и два дешифраторагрупп чисел, входы которых связанны с выходами дешифраторов чисел, а выходы - со входами матричного дешифратора, причем матричный дешифратор содержит дополни тельные схемы И, связанные входами свыходами дешифраторов чисел и дешифраторов групп чисел, а их выходы соединены со входами схем ИЛИ для отрицательных чисел, выходы схем ИЛИ для положитель ных и отрицательных чисел связаны с соответствующими входами формирователя знака и через коммутатор кодов, другими входами связанный с выходами формирователя знака, - с выходными шинами устройства.