Аналоговое вычислительное устройство последовательного действия

а =.,е "ттно-тэх;,; П И - С":стен;:.,И ЕИЗОБРЕТЕНИЯ ЗБ 184 Союз Советских Социалистических РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСзВУ Зависимое от авт. свидетельстваЭй 1341458/18-24 Заявлено 24.Л.196 МПК д /38 присоединением заявкиПриоритетОпубликовано 21 Л Комитет по делам йзобретеиий и открытий при Сввете Министров СССРДК 681,333.51(088.8) 1971. Бюллетень28 та опубликования описания 17.Х 1.1971 Лвторизобретения Мурадян Армянский научно-исследовательский институт энергетики Заявител АНАЛОГОВОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ПОСЛЕДОВАТЕЛЬНО ГО ДЕЙСТВИЯиведена блок-схема устУстройство относится к области моделирования,Известны аналоговые вычислительные устройства последовательного действия для моделирования динамических процессов в системах, описываемых обыкновенными дифференциальными уравнениями, содержащиеблок программного управления с подключенными по заданной программе коммутирующими элементами и блоками, а также блок решения уравнений связи, к которому черезблоки запоминающих исполнительных органов и коммутирующие элементы подключеныпрямые или инвертированные выходы запоминающих интегрирующих блоков на операционных усилителях с конденесаторами в цепи обратной связи и через коммутирующиеблоки присоединены последовательно включенные запоминающие устройства с инверторами или без них на входе и запоминающие 20интегрирующие блоки правых частей.Предложенное устройство отличается тем,что оно содержит блоки делителей напряжений с параллельно включенными потенциометрами, выходы которых через нормально 25разомкнутые коммутирующие элементы блока программного управления подключены квходным резисторам двух групп запоминающих интегрирующих блоков с включеннымив их входные цепи соответственно нормально 30 разомкнутыми и нормально замкнутыми коммутирующими элементами. Причем часть блоков делителей, подключенных к запоминающим интегрирующим блокам первой группы, присоединена входами к выходам запоминающих интегрирующих блоков правых частей, а через другие нормально разомкнутые переключающие элементы соединены непосредственно или через инверторы с выходами интегрирующих запоминающих блоков той же группы. Входы блоков делителей, подключенных к запоминающим интегрирующим блокам второй группы, соединены через нормально замкнутые коммутирующие элементы с их выходами и через инверторы подключены ко входам начальных условий соответствующих запоминающих интегрирующих устройств первой группы.Эти особенности позволили уменьшить требуемое число решающих элементов, повысить точность и обеспечить устойчивость. На чертеже прройства.Устройство предназначено в общем случае, для решения систем обыкновенных дифференциальных уравнений вида:315184 Выходы инверторов 11 подключены ковхо- (2) дам блоков запоминающих исполнительныхорганов 19, выходы которых подключены ко входам блока 20 решения уравнений свя 5 зи (2).В блоках запоминающих - исполнительных органов 19 величины переменных Х через коммутирующие элементы 21 поступают на входы запоминающих - исполнительных Е=1 Е (2) х 1 Е) х 2 х(Е) л35 Алгоритм расчета уравнений заключаетсяв следующем:Допустим, уравнения (1) решаются для+1)-,го интервала времени, т. е. для интервала времени 1;+1 - 1,. Известны значения пра 40 вых частей Р(е) для начала (1+1)-го интервала, т. е. в момент времени 1;, которые запомнены в устройствах б и 24. Известны такжезначения переменных в момент времени 1;,которые запомнены в блоках 7, 8 и 19.45 Решение уравнений (1) производится в дваэтапа, В первом этапе или этапе грубого расчета уравнения (1) решаются по методу Эйлера, т. е. в течение данного интервала времени поддерживаются постоянными правые части Ре после интегрирования уравнений (1) в течение времени 1;+1 - 1; получаются грубые значения переменных х+1, для- (Е)конца (1+1)-го интервала, которые одновременно с решением устанавливаются на запоминающих исполнительных органах 22. Вблоке 20 решаются уравнения (2) для указанных значений х(+)1 и в результате полу 1+чаются грубые значения правых частей Р 1+1,(Е)60 которые запоминаются в запоминающих устройствах 26,Во втором этапе происходит уточнение результатов грубого этапа расчета путем поправки значений правых частей. При этом65 правые части учитываются как переменные,1=1, 2 т;т - количество однотипных объектов,входящих в сложную систему; и - порядок дифференциальных уравнений одного объекта. Переменные Х(,); Хе) Х подключеныко входам блоков делителей 1, на которых устанавливаются соо гветствующие коэффициенты матриц А(е), В каждом блоке делителей 1 имеется т параллельно соединенных потенциометров или трехдекадных делителей напряжения 2, выходы которых через коммутирующие элементы соединены в один узел и подключены через резисторы 3 к общим выводам коммутирующих элементов 4 и 5. К этим выводам через делители 1 и резисторы 3 подключены также выходы запоминающих интегриру(ощих блоков б правых частей, К свободным выводам элементов 4 и 5 подключены запоминающие интегрирующие блоки 7 и 8, выходы которых через коммутирующие элементы 9 и 10 подключены ко входам инверторов 11 и блоков соответствующих делителей 1, Выходы инверторов 1 через коммутирующие элементы 12 подключены ко входам начальных условий (НУ) блоков 8.В запоминающих интегрирующих блоках б - 8 запоминание осуществляется конденсаторами 13, которые могут быть подключены в обратную связь усилителя 14 посредством коммутирующих элементов 15. Для установки начальных условий (НУ) на конденсаторах 13 предусмотрены резисторы 16, которые через нормально замкнутые коммутирующие элементы 17 подключаются на вход и в обратную связь усилителя 14, Интегрирование осуществляется замыканием коммутирующих элементов 18, к которым подключены вторые выводы коммутирующих элементов 4 и 5, при наличии в обратной связи усилителя 14 одного из конденсаторов 13. 10 органов 22 для каждой переменной х (в одном блоке 19 имеется т таких органов).Выходы блока 20 через коммутирующиеблоки 23 подключены ко входам начальных условий (НУ) запоминающих устройств 24 и 15 б, и через,инверторы 25 - ко входам запоминающих устройств 26. Выходы запоминающих устройств 24 и 26 через резисторы 27 подключены к коммутирующим элементам 18 запоминающих интегрирующих блоков пра вых частей. В запоминающих устройствах 24 и26 входы интегрирования отсутствуют.Управление работой блоков и элементов 1,4, 5, б, 7, 8, 9, 10, 12, 19, 23, 24 и 26 осущесгвляется по командам, поступающим из блока 25 программного управления 28.Решение дифференциальных уравнений (1)осуществляется по усовершенствованному методу Эйлера-Коши. Так как метод Эйлера- Коши принадлежит к числу методов последо вательных интервалов, то при решении уравнений по этому методу процесс решения необходимо делить на равные интервалы времени Ы.изменяющиеся линейным законом от значений Р до Р+1 т. е, по формуле+1д ) /+1 Повторно проинтегрировав уравнения (1), в течение времени ;+1 - ; для новых значений правых частей, получают уточненные значения переменных Х 11)1, по которым определяются и запоминаются для дальнейшего решения уравнений (1) уточненные значения правых частей Р,.В исходном режиме на блоках делителей 1 устанавливаются соответствующие коэффициенты А) уравнений (1). Начальные условия переменных Х) с учетом масштабов, устанавливаются на запоминающих иитегпирующих блоках 7 и 8 поочередным подключением в обратную связь усилителей 14 соответствующих конденсаторов 13. Одновпеменно эти величины устанавливаются и запоминаются в запоминающих исполнительных органах 22. Переключения конденсаторов 13 в блоках 7 и 8 и исполнительных запоминающих органов 22 в блоках 19 осуществляется по командам, поступающим из блока программного управления 28.После установки начальных условий, в блоке 20 решения уравнений связи (2) получаются значения правых частей Р), соответствующие начальному режиму. Решениеупавнений связи (2) в блоке 20 можно осутцествить методом прямого моделцпования или любым другим известным методом,Поочепедным переключением соответствутоших каналов связи в коммутипующих блоках 23 и конденсаторов обратной связи 13 в блоках б и 24 производится запоминание начальных значений правых частей О) уравнений (1).Процесс решения начинается после нажатия кнопки пуск на блоке ппогпаммного управления 28. При этом из блока 28 поступает команда на пепеключение коммхтипующих элементов 4 и Б, 9, 10 и 12. Элементы 5 и 10 замыкаются, а элементы 4, 9 и 12 размыкаются. Размыкаются также коммутирующие элементы 17 в блоках 8 и 6. Подготавливается схема для осуществления интегрирования уравнений (1) с помощью конденсатопов (на чертеже не показаны), входящих в блоки 8, т. е. подготавливается схема для осутцествления грубого этапа расчета.По командам., поступающим из блока программного управления 28 начинают поочепедно подключаться в схему решения уравнений (1) соогветствуюшие делители 2 в блоках 1, конденсаторы 13 в блоках 6 и 8 и запоминающие - исполнительные органы 22 в блоках 19. Так, по первой команде подключаются в схему решения первые делители 1,5 10 15 20 25 30 35 40 45 50 55 60 65 первые конденсаторы в блоках 6 и 8 и первые запоминающие исполнительные органы в блоках 19, т. е. собирается блок-схема решения уравнений первого объекта. После подготовки схемы решения поступает команда на включение коммутирующих элементов 18 в блоках 8, которые в замкнутом состоянии поддерживаются ровно в течение одной (или двух) секунд, т. е. процесс интегрирования уравнений первого объекта длится ровно одну (или две) секунду. Причем правые части 1 о) поддерживатюся постоянными. Это впемя по масштаб соответствует впемеци одного интепвала М. После окончания ппоцесса интегрипования первые конденсатопы в б.поках 8 запяжаются гп быми значениями Хтт), которые одновременно устанавливаются и на первых запоминаюп 1 их исполнительных органах 22 в блоках 19.По окончании решения павнений цепного объекта схема автоматически пепеключается ттля решения упавнений второго объекта и т д. до последнего. Как тольо упавненття всех объектов для грт бого этапа первого тттттепвала решены происходит петпеттие павнений связи - 2) в блоке 20. После решения павнений (2) получатотся грубые значения правых(тчастей Р 1, которые запоминаются на соот- ВЕтСтВУЮтттИХ КОНДЕНСатОПаХ (На ЧЕптЕжЕ НЕ показаны) в блоках 26, поочередным попключением их в обратную связь усилителей 14.Таким обпазом, попчается, что в запоминающих устройствах 24 и блоках 6 запомнены значения правых частец Р), а в запоминают) 7щих устройствах 26 - зцаченття Гт)После получения гпубьтх значений ппавых)ЧаСтЕй Рт, ПЕПВЬтй ЭтаП ПаСЧЕта ДЛЯ ПЕПВОгп ттцтЕРВа.за ЗаВЕПШаЕтСЯ, Ц ттатттзаЕтСЯ ПтОПОЦ этап пасчета, Ппи этом паттткатотся кочч- типчоттттте э,пемецты 6. 10 ч ттом;гтттп.отттие , лементы 17 в блоке 7 и запомицаютпих устройствах 24 и 26, замыкаются коммтипюптие элементы 4. 9, 12 и комгтипютттие элементы 7 в бпоках 8, Подготт)лцвается блокСХЕМа ДЛЯ ЧтОЧНЕНИЯ РЕЗ 1 ЛЬтатОВ РетттЕИИЯ пепвого интервапа, т, е. дпя ретцения упавнеций ( ) по уточненным зцачениям правых частей.По командам, поступающим из блока прогпаммного уппавленця 28. поочепедно подключаются схемы пешения упавнений для всех т объектов. Интегпттпование огществляется конденсатопами блоков 6 и 7. Так кактт)на входы блоков 6 подаются разности Ртт)Р то в процессе интегрирования ппавьте части изменяются линейно от значений то) до значений Р), Такое изменение правых частей очень близко к действитепьттом их изменению, потому, что кривые изменения правых частей в данном интервале времени аппроксимируются прямым линиями.Значения переметтттт,тх, полученных на выходах блоков 7 достаточно близки к их действительным значениям в момент 1, Уточненные значения переменных Х для каждого объекта одновременно с интегрированием запоминаются в блоках 8 и в запоминающих исполнительных органах 22 блоков 19. После окончания решения уравнений (1) для всех объектов, в блоке 20 решаются уравнения связи (2), и уточненные значения правых частей для конца первого интервала ф поочередно запоминаются на конденсаторах запоминающего интегрирующего блока б и запоминающего устройства 24. В этом режиме коммутирующие элементы 17 в блоке 7 и запоминающих устройствах 24 и 2 б замкнуты.Для осуществления решения уравнений во втором интервале времени в качестве начальных условий используют уточненные значения переменных Х запомненные в запоминающих интегрирующих блоках 7 и 8, и правых частей Е, запомненные в блоке 6 и устройстве 24. Процесс решения уравнений для второго и последующих интервалов аналогичен процессу решения первого интервала.При необходимости контролировать величины переменных Х и правых частей Р в ходе решения уравнений (1) и (2) можно предусмотреть после каждого интервала расчета автоматическую или ручную регистрацию параметров. При этом команда на начинание решения уравнений в каждом интепвале поступает после окончания регистрации,Описанное устройство может быть использовано в специализированных вычислительных устройствах, например, для исследования переходных процессов в энергосистемах, многодвигательных электроприводов, применяемых в текстильной промышленности, в автоматических поточных линиях, в металлооб. рабатывающей промышленности. Предмет изобретенияАналоговое вычислительное устройство последовательного действия для моделирова 5 10 15 20 25 Зо 35 40 45 ния динамических процессов в системах, описываемых обыкновенными дифференциальными уравнениями, содержащее блок программного управления с подключенными по заданной программе коммутирующими элементами и блоками, а также блок решения уравнений связи, к которому через блоки запоминающих исполнительных органов и коммутирующие элементы подключены прямые (инвертированные) выходы запоминающих интегрирующих блоков на операционных усилителях с конденсаторами в цепи обратной связи и через коммутирующие блоки присоединены последовательно включенные запоминающие устройства и запоминающие интегрирующие блоки правых частей, отличающееся тем, что, с целью уменьшения требуемого числа решающих элементов, повышения точности и обеспечения устойчивости, оно дополнительно содержит блоки делителей напряжений с параллельно включенными потенциометрами, выходы которых через нормально разомкнутые коммутирующие элементы блока программного управления подключены к входным резисторам двух групп запоминающих интегрирующих блоков с включенными в их входные цепи соответственно нормально разомкнутыми и нормально замкнутыми коммутирующими элементами, причем часть блоков делителей, подключенных к запоминающим интегрирующим блокам первой группы, присоединена входами к выходам запоминающих интегрирующих блоков правых частей, а через другие нормально разомкнутые пепеключающие элементы соединена непосредственно и через инверторы с выходами интегрирующих запоминающих блоков той же группы; входы блоков делителей, подключенных к запоминающим интегрирующим блокам второй группы, соединены через нормально замкнутые коммутирующие элементы с их выходами и через инверторы подключены ко входам начальных условий соответст вующих запоминающих интегрирующих устройств первой группы.Составитель А, А, Маслов Редактор Л, А. Утехина Техред А. А. Камышникова Корректор А. П. Васильев Заказ 3088/11 Изд.1273 Тираж 473 ПодписиЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССМосква, Ж, Раушская наб., д. 4/5пография, пр. Сапунова, 2