Устройство для сопряжения источника информации с процессором

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1)5 О 06 Р 13/О ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ЕТЕН СКОМУ СВИДЕТЕЛ У Бю ссл ши овате строе тво СССР 00, 1988, тво СССР 00, 1989.ОПРЯЖЕНИЯ ИСИ С ПРОЦЕССОсвидетельс . 0 06 Е 13/ свидетельс ,006 Е 13/ ТВО ДЛЯ С ФОРМАЦИ я к вычислитель- но в первую оче- телеметрической тение относ и предназн ода цифров Изобретение ной технике и и цифровой информ мационно-управля времени. Известно ус источника инфор держащее блок п регистр уставки,ния, счетчики и две линии задер Данное устройст ние в блоке пам формации, опо моментах начала памяти, а также ввод информаци 1 Недостатком ется то, что проц информации о т(57) Изобреной техникередь для вв относится к вычислительредназначено для вводаации в процессор инфорющих систем реального троиство для сопряжения мации с процессором, соамяти, буферный р сумматор, схему с триггеры записи и ч жки, элементы И, НЕ 1. во обеспечивает накоплеяти заданного объема инвещение процессора о и конца заполнения блока пословный и поблочный д в процессор.данного устройства являессор не имеет доступа к екущем заполнении блоха).ЯЛ 1767501 А 1 информаци управляющ пользовано предварите процессор бретения - ты устройст вводимых д тельной инф блок памят триггеры за ных регист схему сравн задержки, и маций, две информаци и в процессор информационноих систем, но может быть истакже и для ввода информации, льно записанной на носитель, в системы обработкй.Цель изоо вы шение достоверности рабова за счет исключения потерь анных при считывании дополниормации, Устройство содержит и, мультиплексор, счегчики и писи и считывания, двв буферра, сумматор, регистр уставки, ения, три элемента И, две линии нвертор, триггер выбора инфоршиныготовности, шину выбора и. 1 ил. мяти и, следова"гельно не"может эффеквно вести вычйслительный процесс,Наиболее близким по технической сущностйкзая вля"емому устроиству, Ъ, вля ется техническое решение, описанное в авт, св. М 1689958, В дополнение к вышеописанному основному изобретению устройство содержит второй буферный регистр, информационные входы которого подключены к выходам сумматора, выходы - к входным шинам интерфейса процессора, а вход зайесения "информации - к выходу второй линии задержки, второй и третий элементы И и триггер выбора информации, к В-входу которого подключена шина выбора, к Я-входу - шина чтения и вторые входы второго и третьего элементов И, Прямой выход триггера выбора информации соединен с первым входом второго элемента И, а инверсный - с первым входом третьего эле50 55 мента И, Выходы второго и третьего элементов И соединены с входами разрешения первого и второго буферных регистров соответственно. В исходном состоянии триггер выбора информации находится в состоянии "1", разрешая прохождение синхроимпульсов чтения на вход разрешения первого буферного регистра. При сбросе этого триггера данная цепь блокируется и открывается другая для прохождения синхроимпульса чтения на вход разрешения второго буферного регйстра. Возврат триггера в исходное состояние происходит по заднему фронту синхроимпульса. Таким образом, по получении команды на смену вида информации устройство обеспечивает однократную выдачу на входные шины интерфейса процессора вместо вводимых данных дополнительной информации о текущем заполнении блока памяти устройства.Однако при считывании дополнительной информации с второго буферного регистра происходит установка в "1" триггера чтения и соответственно в первый буферный регистр выводится очередное слово данных, при этом предыдущее еще не считанное процессором слово данных пропадает. Это происходит вследствие сохранения возможности поступления на Я- вход триггера чтения синхроимпульса при сброшенном триггере выбора информации.Цель изобретения - повышение достоверности работы устройства за счет исключения потерь вводимых данных при считывании дополнительной информации.Поставленная цель достигается тем, что в устройстве сопряжения источника информации с процессором; содержащем блок памяти, информационные входы которого соединены с входными шинами устройства, адресные входы - с выходами мультиплексора, а вход управления - с входом установки в ноль триггера записи, входом занесения второго буферного регистра и выходом второй линии задержки, вход которой связан с первым входом первого элемента И и инверсным выходом триггера записи, выходы блока памяти подключены к информационным входам первого буферного регистра, вход занесения которого связан со счетным входом счетчика чтения, первой шиной готовности и инверсным выходом триггера чтения, прямой выход которого через первую линию задержки связан с вторым входом первого элемента И, выход которого подключен к -входу триггера чтения, шина записи связана с Я-входом триггера записи, прямой выход которого связан со счетным входом счетчика записи, кроме 5 10 15 20 25 30 35 40 45 того, выходы триггера записи подключены к управляющим входам мультиплексора, а выходы счетчика чтения - к первым входам мультиплексора и схемы сравнения, выходы счетчика записи соединены с вторыми входами мультиплексора, схемы сравнения и сумматора, первые входы которого связаны с выходами регистра уставки, а выходы - с информационными входами второго буферного регистра, причем выход переноса сумматора подключен к второй шине готовности, а входы регистра уставки - к выходным шинам интерфейса процессора, кроме того, выход схемы сравнения связан с входами.уставки в ноль обоих счетчиков и входом элемента Н Е, выход которого соединен с третьим входом первого элемента И, В-вход триггера выбора связан с шиной выбора, Я-вход последнего - с вторыми входами второго и третьего элементов И, первые входы которых связаны с прямым и инверсным выходами того же триггера соответственно, а выходы - с входами разрешения соответственно первого и второго буферных регистров, выходы которых объединены поразрядно и подключены к входным шинам интерфейса процессора, выход второго элемента И соединен с Я-входом триггера чтения. а Я-вход триггера выбора информации - с шиной чтения;В связи с отсутствием в известных технических решениях признаков, сходных с признаками, отличающими заявляемое устройство от прототипа, заявляемое решение соответствует критерию "существенные отличия",На чертеже изображена функциональная схема предложенного устройстг:а.Устройство содержит информационные входы 1, блок 2 памяти, первый буферный регистр 3, выходные шины 4 мультиплексор 5, счетчик 6 чтения, счетчик 7 записи, сумматор 8, схему 9 сравнения, регистр 10 уставки, триггер 11 записи, триггер 12 чтения, первый элемент И 13, первую 14 и вторую 15 линии (элементы) задержки, элемент НЕ 16, входные шины 17, первую 18 и вторую 19 шины готовности, шины записи 20, чтения 21, второй буферный регистр 22, выходные шины,23, триггер 24 выбора информации, второй 25 и третий 26 элементы, шины 27 выбора.Буферные регистр3 и 22 имеют трех- стабильные выходы, Линия 14 обеспечивает задержку при переход сигнала с "0" в "1", а линия 15 - от "1" к "0".Информационные входы 1 соединены с информационными входами блока 2 памяти, адресные входы которого связаны с выходами мультиплексора 5, а выходы - с инфор5 10 15 20 25 30 35 40 45 50 мационными входами первого буферного регистра 3. Выходные шины буферных регистров 3 и 22 обьединены поразрядно и подключены к входным шинам интерфейса процессора. Входы управления подключением выходов буферных регистров 3 и 22 подключены к выходам второго 25 и третьего 26 элементов И соответственно. Первые информационные входы мультиплексора 5 соединены с первыми входами схемы 9 сравнения и выходами счетчика 6 чтения. Выход схемы 9 сравнения подключен к входам установи в ноль счетчиков 6, 7 и к входу элемента НЕ 16, выход которого подключен к третьему входу элемента И 13. Вторые информационные входы мультиплексора 5 соединены с вторыми входами схемы 9 сравнения, сумматора 8,и выходами счетчика 7 записи, Первые входы сумматора 8 подключены к выходам регистра 10 уставки, входы последнего через входные шины 17 подключены к выходным шинам интерфейса процессора. Выходы сумматора 8 соединены с информационными входами второго буферного регистра 22, причем выход переноса сумматора подключен к второй шине 19 готовности. Я-вход триггера 11 записи связан с шиной 20 записи устройства, Выходы триггера 11 соединены с управляющими входами мультиплексора 5, причем прямой выход триггера 11 соединен также со счетным входом счетчика 7 записи, а инверсный -с первым входом первого элемента И 13 и через вторую линию 15 задержки подключен к управляющему входу блока 2 памяти, входу занесения второго буферного регистра 22 и й-входу триггера 11 записи, Я-вход триггера 12 чтения соединен с выходом второго элемента И 25, Я-вход триггера 24 выбора информации связан с вторыми входами элементов И 25, 26 и шиной 21. Прямой выход триггера 12 чтения через линию 14 задержки соединен с вторым входом первого элемента И 13, выход которого подключен к й-входу триггера 12, инверсный выход последнего подключен к первой шине 18 готовности, входу занесения первого буферного регистра 3, счетному входу счетчика 6 чтения, Прямой выход триггера 24 соединен с первым входом второго элемента И 25, инверсный - с первым входомтретьего элемента И 26, а В-вход - с шиной 27 выбора,Устройство работает следующим образом. 55В исходном состоянии счетчики 6 и 7 и триггер 11 находятся в состоянии "0", триггеры 12 и 24 - в состоянии "1", выходы регистров 3, 22 находятся в третьем состоянии, т, е. отключены от шин интерфейса процессора. Логический элемент И 13 заперт логическим нулем с элемента НЕ 16. Мультиплексор 5 подключен на направление счетчика 6 чтения, В регистр 10 уставки занесен из процессора дополнительный код глубины заполнения блока 2 памяти. На шинах 18 и 19 готовности логический ноль. Вторая шина 19 готовности включена в систему прерывания процессора,При поступлении на вход устройства 1 первого информационного слова синхроимпульс его сопровождения поступает на шину 20 записи устройства и устанавливает триггер 11 записи в состояние "1", Триггер 11 переключает мультиплексор 5 на направление счетчика 7 записи и через вторую линию 15 задержки подает команду записи на управляющий вход блока 2 памяти, а затем устанавливает себя (триггер 11) в исходное состояние "0", Элемент И 13, находящийся в цепи чтения, на время операции записи блокируется сигналом с инверсного выхода триггера 11 записи, Задний фрон сигнала с прямого выхода триггера 11 поступает на счетный вход счетчика 7 записи, наращивает его состояние на единицу, подготавливая тем самым следующий адрес. Передний фронт сигнала с инверсного выхода триггера 11 через линию 15 задержки поступает на вход занесения регистра 22 и тем самым в регистр с выхода сумматора 8 переписывается код числа свободных ячеек в блок 2 памяти. Вследствие наличия разных кодов на входах схемы 9 сравнения на ее выходе появится логический ноль, который через элемент 16 НЕ откроет элемент И 13, сигнал с выхода последнего установит в ноль триггер 12 чтения. Передний фронт сигнала с инверсного выхода триггера 12 чтения поступит на вход занесения буферного регистра 3 и информация из блока 2 памяти перепишется в регистр 3, при этом на первой шине 18 готовности появится логическая единица, сообщая процессору о наличии информации в устройстве, Второе и последующие информационные слова, поступающие на вход устройства, числом не более, чем задано в регистре 10 уставки, будут обработаны устройством аналогичным образом. В этот период процессор, если он освободился от решения других задач, анализирует состояние первой шины 18 готовности и в случае наличия логической единицы на последней процессор выдает по шине 21 чтения импульс приема, который устанавливает триггер 12 чтения,в состояние "1", а состояние "1" триггера 24 подтверждает, при этом импульс проходит через открытый логической единицей с прямого выхода триггера 24 элемент И 25 наЯ-вход триггера 12 и на управляющий входрегистра 3, подключая последний на времядействия импульса к входнцм шинам интерфейса процессора, который считывает с нихинформацию. Прямой выход триггера 12 5чтения через первую линию 14 задержкивыставляет запрос на выход очередногослова из блока 2 памяти в буферный регистр3, а инверсный выход триггера 12 переднимфронтом сигнала модифицирует счетчик 6, 10Если в блоке 2 памяти есть хоть одно словои в этот момент не идет операция записи, т.е, триггер 11 записи находится в состоянии"0", то сигнал с выхода элемента И 13 сбрасывает в ноль триггер 12 чтения, который 15тем самым заносит очередное слово из блока 2 памяти в буферный регистр 3.При съеме последнего слова с буферного регистра 3 код счетчика 6 чтения совпадает с кодом счетчика 7 записи и на выходе 20схемы 9 сравнения появится сигнал равенства, который своим передним фронтом установит в ноль счетчики 6 и 7 и черезэлемент НЕ 16 заблокирует элемент И 13.Триггер 12 чтения останется в состоянии 25"1", а первая шина 18 готовности - в состоянии "0".Если процессор занят решением другихзадач и не анализирует состояние первойшины 18 готовности, то при заполнении блока 2 памяти до уровня, заданного в регистре10 уставки, на выходе переноса сумматора8, который вычитает из кода счетчика 7 записи код, хранящийся в регистре 10 уставки,возникает логическая единица, которая по 35второй шине 19 готовности поступает в систему прерываний процессора и вызываетна выполнение программу приема из устройства. Последняя, как было описано выше, считывает информацию из устройства 40до конца, Если процессору необходимо.знать, через какой интервал времени заполнится блок 2 памяти устройства и появитсясигнал прерывания, что необходимо передзапуском программы, прерывание которой 45запрещено, то процессор выдает импульспо шине 27 выбора и устанавливает триггер24 в состояние "0", логическая единица синверсного выхода триггера 24 открываетэлемент И 26, а логический ноль с прямого 50выхода триггера 24 блокирует элемент И 25.Таким образом, при поступлении на шину21 импульса приема к входным шинам интерфейса процессора будет подключен второй буферный регистр 22 и в процессор 55поступит код числа свободных ячеек блока2 памяти устройства,При этом вследствие блокировки элемента И 25 исключается возможность поступления синхроимпульса приема на Я-вход триггера чтения и вцвода очередного слова данных в первый буферный регистр, в котором хранится предыдущее еще не считанное процессором слово данных,Применение данного технического решения позволяет исключить потери вводимых данных при считывании дополнительной информации,Формула изобретения Устройство для сопряжения источника информации с процессором, содержащее триггерзаписи и триггер чтения, прямые выходы которых соединены соответственно со счетным входом счетчика записи и входом первого элемента задержки, схему сравнения и мультиплексор, первые информационные входы которых соединены с выходом счетчика чтения, счетным входом соединенного с инверсным выходом триггера чтения, первой выходной шиной готовности устройства и входом занесения первого буферного регистра, элемент НЕ, второй буферный регистр, сумматор, регистр уставки, блок памяти, три элемента И и триггер выбора информации, входы сброса и установи которого соединены соответственно с входными шинами выбора информации и чтения устройства, выходы первого и второго буферных регистров образуют выходную информационную шину устройства, а их информационные входы подключены соответственно к выходу блока памяти и информационному выходу сумматора, выход переноса которого является второй выходной шиной готовности устройства, вторые. информационные входы схемы сравнения и мультиплексора соединены с выходом счетчика записи и первым информационным входом сумматора, вторым информационным входом соединенного через регистр уставки с входной шиной задания глубины заполнения памяти, адресный и информационный входы блока памяти соединены соответственно с выходом мультиплексора и входной информационной шиной устройства, вход сброса триггера чтения соединен с выходом первого элемента И, первый, второй и третий входы которого подключены соответственно к инверсному выходу триггера записи и выходам первого элемента задержки и элемента НЕ, входом соединенного с выходом схемы сравнения и входами сброса счетчиков чтения и записи, вход занесения второго буферного регистра соединен с управляющим входом блока памяти, входом сброса триггера записи и через второй элемент задержки с инверсным выходом триггера записи, прямой и инверсный выходы которого подключены к управляю10 1767501 Составитель Е.Суринедактор Л.Волкова Техред М.Моргентал Корректор иль Заказ 3549 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-З 5, Раушская наб 4/5 роизводственно-иэдательский комбинат "Патент.", г. Ужгород, ул.Гагарина, 101 щим входам мультиплексора, а установочный вход - к вхслной шине записи устройства, разрешающие входы первого и второго буферных регистров соединены соответственно с выходами второго и третьего элементов И, первые входы которых подключены к входной шине чтения, а вторые входы - соответственно к прямому и инверсному выходам триггера выбора информации, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности работы устройства эа счет исключения потерь вводимых 5 данных при считывании дополнительнойинформации, в устройстве установочный вход триггера чтения соединен с выходом второго элемента И,