Программируемая логическая матрица

(5 Ц 5 0 1 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАН И ОБР ЕНИЯ ВТОРСКОМУ СВИДЕТЕЛЬСТВУ л. %44 С.Н.Ти мчик 88,8) видетел 11 С 19 видетел 6 11 С/00, 1ство С9/00,Изобретение относчислительной техникеэовано при построении микроЭВМ,Целью изобретешение быстродействтребляемой мощностлогической матрицы (П ится к цифровой выможет быть испальи микропроцессоров ния явлияиси прогЛМ). ется повыижение по- ммируемой На чертеже изображена принципиальная электрическая схема ПЛМ,ПЛМ содержит элементы И 1, элементы ИЛИ 2, блоки 3, 4 подзаряда первой и второй групп, усилители 5, блоки 6, 7 временного хранения первой и второй групп, блоки установки 8, формирователь 9 сигнала выборки, формирователь 10 импульсов запуска. Формирователи 9 и 10 образуют блок 11 местного управления, На чертеже пока заны также информационные входы 12 и выходы 13 ПЛМ, вход выборки 14 ПЛМ, выход готовности 15 ПЛМ, шина 16 нулевого потенциала и шина 17 напряжения питания.(57) Изобретение относится к вычислительной технике и может быть использовано для построения постоянной памяти типа ПЛМ в БИС управляющей памяти. БИС микропроцессоров, микроЭВМ с высокими требованиями по быстродействию и ограниченным энергопотреблением. Эти качества ПЛМ достигаются за счет обеспечения асинхронного перехода к подэаряду элементов И 1 и элементов ИЛИ 2 непосредственно в фазе выборки. Для этого в устройство дополнительно введены блок установки и две группы блоков 6, 7 временного хранения. 1 ил,Каждый блок 3,4 подзаряда первой и второй групп содержит МДП-транзистор ртипа 18, который во включенном состоянии осуществляет подзаряд выхода соответствующего элемента И или ИЛИ до уровня логической 1 в фазе подэархда ПЛМ,инвертор.19 обратной связи и МДП-транзистор р-типа 20, фиксирующие этот уровень на выходе элементов И или ИЛИ.Каждый усилитель 5 представляет собой .инвертор с управляемым переключением в состояние логического О, состоящий иэ МДП-транзисторов р-типа 21 и и-типа 22 и 23. Каждый блок установки 8 состоит из элемента 2 И-Н Е 24 и инвертора 25 и служит для возбуждения соответствующих входов элементов И и возврата их в исходное логиче-. ское состояние.Каждый блок беременного хранения содержит МДП-транзистор р-типа 2 о, который служит для установки блока в исходное состояние, инвертор 27 и высокоомный инвертор 28 обратной связи, которые вместе10 15 20 25 30 50 образуют ячейку памяти, а также выходнойинвертор 29, В блоках временного хранения6 фиксируется выходной набор термов элементов И на период выборки элементовИЛИ,Каждый блок 7 временного хранения содержит выходной инвертор 30, инвертор 31,образующий вместе с высокоомным инвертором 32 ячейку памяти, а также МДП-транзисторы 33 и 34 соответственно р- и п-типа."Транзистор 33 служит для переключенияячеек памяти в процессе выборки ПЛМ,транзистор 34 - для установки в исходноесостояние, Блоки временного хранения 7служат для фиксации выходного набораПЛМ до окончания фазы выборки.Фармировател 9 сигнала выборки сои оит из трех каскадов. Первый каскаданалогичен усилителю 7 и содержит МДПтранзисторы р-типэ 35 и п-типа 36 и 37.Второй каскад, состоящий из МДП-транзисторов р-типа 38 и и-типа 39 и 40, представляет собой управляемый инвертор, выходкоторого переключается в состояние логического О в зависимости от двух сигналов.Третий каскад состоит из МДП-транзисторов р-толпа 41 и и-типа 42 и предназначендля управления усилителями.Формирователь 10 импульсов запускасос 1 оит из элементов 2 И-НЕ 43 и 44, образующих ВЗ-триггер, элементов 2 И-НЕ 45 и3 И-НЕ 46 и инвергоров 47 - 55,ПЛМ функционирует следующим образом,В начальном состоянии управляющийсигнал выборки ПЛМ на входе 14, соотьетс ву 1 ощий сигналу на входе 56 Формирователя 10, находится в состояниилогического О, При этом в состоянии логического О находятся входы запуска 57 и 58блоков установки 8 и блоков подзарядэ 3и, соответствечно, все входы 59 элементовИ, Соответственно, и-канальные транзисторы элементов И выключены, а транзистор 18 блоков подзаряда 3 находится вовключенном состоянии, выходы 60 элементов И заряжены до напряжения питания, а трэ:,зистор 21 усилителей 5вы,(лючен, Уровнями логического О и 1 соответственно на пятом 61 и третьем 62выходах формирователя 10 импульсов запуска включены транзисторы 38, 42 и выключен транзистор 40 формирователя 9сигнала выборки, Выход 63 формирователя 9 сигнала выборки находится в состоянии логического О,транзистор 23усилителя 5 выключен, Выход 64 усилителя 5 нэходиг,я я состоянии Высокоомноговыходного сопротивления, транзистор 26блоков Г временного хоэнения включен уровнем логического О на четвертом 65 выходе формирователя 10 импульсов запуска и, соответственно, выход 66 блоков 6 временного хранения и соединенные с ним входы 67 элементов ИЛИ установлены в состояние логического О, и-канальные транзисторы элементов ИЛИ выключены, транзистор 18 блоков подэаряда 4 включен уровнем логического 0 на втором 68 выходе формирователя 10 импульсов запуска, выходы 69 элементов ИЛИ заряжены до напряжения питания, При этом транзистор 33 блоков 7 временного хранения выключен, а тоанзистор 34 включен уровнем логической 1 на шестом выходе 70 формирователя 10 импульсов запуска, и выходы ПЛМ находятся в состоянии логической 1, Первый вход 56 формирователя 10 импульсов запуска находится в состоянии логического 0 и триггер,образованный элементами 2 И-НЕ 43 и 44,установлен в состоянии логического 0 на выходе элемента 44,При переключении управляющего сигнала выборки ПЛМ 14 в состояние логической 1 начинается фаза выборки ПЛМ, На первом ее этапе триггер в формирователе импульсов запуска переходит в состояние хранения информации, и блокируются элементы, осуществляющие подзаряд выходов элементов И и ИЛИ и предустановку блоков 6, 7 временного хранения. Так, переключаются в состояние логической 1 первый 71; второй 68 и четвертый 65 выходы, в состояние логического О - шестой 70 выход блока 10, в результате чего выключается транзистор 18 в блоках подзаряда 3 и 4 и транзисторы 26 и 34 в блоках 6, 7 временного хранения, При переключении пятого 61 выхода блока 10 из состояния логического 0 в состояние логической 1 и третьего выхода 62 из состояния логической 1 в состояние логического 0 изменяются состояния транзисторов 38, 40, 42 в блоке 9, блок готов к формированию импульсов запуска усилителей 5. Одновременно происходит запуск блоков-установки 8 и на входных шинах 59 элементов И начинает устанавливаться информация, соответствующая коду на входных шинах 12 ПЛМ. По достижении на шинах 59 уровня порогового напряжения МДП-транзистора и-типа открываются соответствующие тра нзисторы элементов И. Через эти транзисторы начинают разряжаться связанные с ними выходы элементов И. Весь этот. процесс формирования выходных термов элементов И моделируется на последнем элементе И, когда выход этого элемента разряжается до точки переключения первого каскада блока 9, выход первого каскада переключается в15 20 25 30 40 45 50 переменных состояние логической 1, второй каскад - в состояние логического 0 и выход 63 блока 9 - в состояние логической 1, На выходах усилителей 5, связанных с разряжающимися выходами элементов И, появляется активный уровень логической 1, а выходы усилителей 5, связанные с неразряжающимися выходами элементов И, переключаются в состояние логического О. Информация с выходов усилителей 5 фиксируется блока ми 6 временного хранения, на втором выходе 72 последнего блока 6 появляется уровень логической 1, Триггер в блоке 10 переключается в состояние логической 1 на выходе элемента 2 И-НЕ 44, Уровень логического 0 на пятом выходе блока 10 блокирует блоки установки 8, и с этого момента процесс на заряжаемых входных шинах 59 элементов И сменяется их разрядом до уровня. логического О,Уровень логического 0 на первом 71 выходе блока 10 включает транзистор 18 в блоках подзаряда 3 и начинается подзаряд выходов 60 элементов И. Одновременно уровнем логической 1 на третьем выходе 62 блока 10 включается транзистор 42 блока 9 и выход 63 блока 9 переключается в состояние логического О, а транзистор 23 в усилителе 5 закрывается, Когда на выходах элементов И устанавливается потенциал выше уровня порога МДП-транзистора р-типа, все усилители переходят в состояние высокого выходного сопротивления.Описанный подзаряд элементов И совмещен с процессом дальнейшей выборки ПЛМ в целом: В соответствии с записанньм содержимым блоков б временного хранения, часть входных шин элементов ИЛИ начинает заряжаться, По достижению на этих шинах порогового напряжения МДП-транзистора и-типа открываются соответствующие транзисторы элементов ИЛИ. Через эти транзисторы начинают разряжаться связанные с ними вГыходы 69 элементов ИЛИ. Когда соответствующие выходы элемен 1 ов ИЛИ разрядятся до порогового напряжения МДП-тоанзистора р-типа, начинают переключаться в состояние логического 0 выходы 73 блоков 7 временного хранения. С этого момента времени на выходах 73 блоков 7 временного хранения зафиксирован выходной набор разрядности и, представляющий собой запрограммированную булеву функцию отвходных При этом уровнем логического 0 на втором выходе 74 посл еднего (и+1)-го блока 7 переключается в состояние логическо-. го 0 четвертый 65 и второй 68 выходы блока 10. Уровнем логического 0 на четвертом выходе 65 блока 10 включается транзистор 26 в блоках 6, Блоки 6 устанавливаются в состояние логического 0 г о выходу бб и входы 67 элементов ИЛИ начинают разряжаться. Уровнем логического 0 на втором выходе 68 блока 10 включается транзистор 18 блоков подзаряда 4, и начинается подзаряд выходов 69 элементов ИЛИ, Транзистор 33 в блоках 7 закрывается.Появление логического 0 на выходе последнего (и+1)-го блока 7 является признаком "готовности" выходного набора ПГ,М для внешних устройств. По завершении использования кода на выходах 13 ПЛМ внешнее устройство переводит сигнал выборки на входе 14 ПЛМ из состояния логической 1 в состояние логического О, и фаза выборки ПЛМ заканчивается. При переключении сигнала выборки ПЛМ в состояние логического О начинается фаза предустановки ГЛМ, Триггер в блоке 10 переключается в состояние логической 1 по выходу элемента 2 И-НЕ 44, шестой выход 70 блока 10 переключается в состояние логической 1. Этим уровнем открывается транзистор 34 в блоках 7 временного хранения. Блоки 7 переключаются в состояние логической 1 на выходах 71, т.е. выходы 13 ПЛМ устанавливаются в исходное состояние.Как видно из приведенного описания работы, в предлагаемой ПЛМ реализован асинхронный переход внутри ПЛМ к подзаряду элементов И и ИЛИ непосредственно в фазе выборки, При этом процесс подзаряда элементов И совмещается с началом выборки элементов ИЛИ, Процесс подзаряда элементов ИЛИ начинается в фазе выборки с момента записи вь:ходного набора в блоки 7 временного хранения, По переключению внешним блоком синхрочизации управляющего сигнала выборки ПЛМ в состояние логического 0; внутри ПЛМ подтверждается состояние "подзаряда" для элементов И и ИЛИ. При этом выполняется установка триггера в блоке 10 и блоков временнего хранения 7 в исходное состояние. Эта фаза называется фазой предустановки. Таким образом, вместо строго разграниченных фаз "выборки и подзаряда в описанной ПЛМ реализован асинхронный подзаряд элементов И и ИЛИ по завершению формирования на их выходах соответствующего выходного набора данных, Это и дает выигрыш в быстродействии,Разряд и заряд входных и выходных шин элементов И и ИЛИ представляет собой медленный во времени процесс в связи с большой распределенной емкостью шин, достигающих десятка пикофарад, Для уменьшения площади ПЛМ в элементах И иИЛИ использу,отся транзисторы минимальной величины, Как следует из описания работы ГЛМ, процесс выборки развивается до достижения на соответствующих шинах элементов И и ИЛИ пороговых уровней напряжения. Асинхронный переход к подзаряду по обратной связи останавливает этот Г 1 роцесс, и возвращает шины элементов И и ИЛИ в исходное состояние, Таким образом, достигаегся перезаряд больших емкостей шин элементов И и ИЛИ в неполном диапазоне напряжений между уровнями нулевого напряжения и напряжения питания, чтО приводит к снижению потребляемой ПЛМ мощн Ости.формула изобретенияПрограммируемая логическая матрица, содержащая элементы И, элементы ИЛИ, первую группу блоков подзаряда, причем выход каждого блока подзаряда первой группы соедлнен с выходом соответствующего элемента И, вторую группу блоков подзаряда, причем выход каждого блока подзаряда второй группы соединен с выходом соответствующего элемента ИЛИ,усилители, информационный вход каждого из которых, кроме последнего, соединен с выходом соответствующего элемента И, формирователь сигнала выборки, информационный вход которого соединен с выходом последнего элемента И, а выход - со стробирующим входом каждого усилителя, формирователь импульсов запуска, первый вход которого является входом выборки программируемой логической матрицы, первый и второй выходы соединены со входами запуска блоков подзаряда первой и второй групп соответственно, а ретий выход - с первым входом запуска формирователя сигнала выборки, о т л ич а ю щ а я с я тем, что, с целью повышения быстродействия и снижения потребляемой мощности, в программируемую логическую матрицу введены первая группа 5 блоков временного хранения, первый входкаждого из которых соединен с выходом соответствующего усилителя, второй вход - с четвертым выходом формирователя импульсов запуска, выход каждого блока вре менного хранения первой группы соединенс соответствующим входом каждого элемента ИЛИ, блоки установки, информационный вход каждого из которых, кроме первого, является соответствующим информацион ным входом программируемой логическойматрицы, вход запуска каждого блока установки соединен с пятым выходом формирователя импульсов запуска, выход каждого блока установки соединен с соответствую щим входом каждого элемента И, а информационный вход первого блока установки соединен с шиной питания программируемой логической матрицы, вторая группа блоков временного хранения, выход каждого из 25 которых, кроме последнего, является соответствующим информационным выходом, а последний - выходом готовности программируемой логической матрицы, первый вход каждого блока временного хранения второй 30 группы соединен с выходом соответствующего элемента ИЛИ, а второй вход - с шестым выходом формирователя импульсов запуска, второй и третий входы формирователя импульсов запуска соединены со 35 вторыми выходами последних блоков временного хранения первой и второй групп соответственно, второй вход запуска формирователя сигнала выборки соединен с пятым выходом формирователя импульсов 40 запуска, информационный вход последнего усилителя соединен с шиной питания программируемой логической матрицы.1695383 Составитель А.Дерюгинедактор Т.Орловская Техред М,Моргентал Коррект Кравцова Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1 Заказ 4167 Тираж ВНИИПИ Государственного ко 113035, МПодписноетета по изобретениям и открытиям при ГКНва, Ж, Раушская наб 4/5