Последовательный регистр сдвига

союз советскихСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК С 1 И СВИДЕТЕЛЬСТВУ ТОРСКО 54 сорныеСов. рапреоб венно разов входы ы соответсти 4, 6 преобнверсный 19 ответственно 5 преобразо преобразотствующими регистра 1. вател вател входа ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(71) Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)%734809, кл. С 11 С 19/00, 1980. Изобретение относится к автоматике и вычислительной технике.Цель изобретения - уменьшение статического потребления энергии.На фиг. 1 приведена схема четырехтактного последовательного регистра сдвига; на фиг. 2 - схема одного разряда регистра (ячейки памяти); на фиг. 3 - временная диаграмма работы регистра.Регистр состоит из ячеек памяти (разрядов) 1, входного 2 и выходного 3 преобразователей.Входной 2 и выходной 3 преобразователи содержат элементы И-НЕ 4 - 7 и 8 - 11 соответственно, причем выходы 12-15 последней ячейки 1 соединены соответственно с входами элементов 9 и 11, 8 и 11, 9 и 10 и 8 и 10 преобразователя 3, выходы элементов 8 и 9 являются соответственно прямым 16 и инверсным 17 выходами регистра и соединены с входами элементов 9 и 8 соответственно, выходы элементов 10 и 11( ) ПОСЛЕДОВАТЕЛЬНЫИ РЕГИСТР СДВИГА(57) Изобретение относится к автоматике и вычислительной технике, Цель изобретения состоит в уменьшении статического потребления энергии. Регистр состоит из ячеек памяти (разрядов), входного и выходного преобразователей. Для корректной раббты необходимо, чтобы все переходные процессы в элементах регистра завершались в течение одного такта синхронизации, а входные сигналы должны изменяться в первом такте работы регистра, когда входной преобразователь отсечен от входов, 3 ил. разователя 3 соединен с входами элементов 5, 7 ателя 2, прямой 18 и и регистра соединены со ами элементов 6, 7 и 4, 2, выходы элементов 4- я 2 соединены с соотв ми 20 - 23 первой ячейки Каждая из ячеек памяти регистра имеет входы 20 - 23 и 24, 25 и выходы 12 - 15, 26, 27. Входы 20 - 23 каждой из ячеек регистра, кроме первой, соединены с выходами 12-15 предшествующей ячейки, входы 24 и 25 каждой из ячеек регистров соединены с выходами 26, 27 последующей ячейки, причем входы 24, 25 последней ячейки регистра соединены с выходами 26, 27 первой ячейки, Каждая из ячеек регистра имеет также входы 28-31, соединенные с входами 32-35 регистра, на которые подается четырехтактная синхронизирующая после 1674263довательность сигналов. Входы 18, 19 и выходы 16, 17 являются парафазными.Ячейка памяти (разряд) регистра выполнена на элементах И-НЕ 36-43 и содержитпервую и вторую группы из четырех элементов И-НЕ, элементы 36, 38, 40, 42 и 37, 39,41, 43 соответственно, Элементы 36-39 образуют первый четырехстабильный триггер,элементы 38 - 41 - второй, а элементы 40-43- третий. Каждая пара элементов И-НЕ 36, 1037 и 38,39, 40, 41 и 42, 43 соединена с Одним изтактирующих входов ячейки 28 - 31 соответ, ственно, Для обеспечения связи между четырехстабильными триггерами входы 20 - 23ячейки регистра соединяются с входами 15элементов 37, 36, 39, 38 соответственно,выходь элементов 36 - 39 - с входами элементов 41, 40, 43, 42 соответственно. Каждый из входов 22, 23 ячейки регистрасоединен также с входами элементов 36, 37, 20а каждый из входов 24, 25 - с входами элементов 42, 43, Выходы элементов 36, 37,40 - 43 соединены с выходами ячейки регистра 26, 27, 12-15 соответственно,Регистр сдвига работает следующим 25обоазом,По поведению входа-выхода предлагаемый регистр является двоичным регистромсдвига на 2 п разрядов, а по внутреннемуповедению - четвертичным регистром сдвига на и разрядов. В каждой ячейке четырехстабильные триггеры, образованныеэлементами 36 - 39 и 40-43, будем называтьосновным и вспомога,ельным соответственно. В процессе функционирования каждая 1-я ячейка регистра хранитинформацию, соответствующую -му и (и+1)му разрядам двоичного регистра сдвига вкоде О/4 (один нуль - три единицы) в основном либо во вспомогательном четырехстабильном триггере. Другой триггер каждойячейки в это время находится в состояниигашения ("1" на выходе всех его элементов),Входной преобразователь перекодируетинформацию, поступающую на вход регистра и из его и-го разряда в виде двух парафазных кодов, в код О/4, а выходнойпреобразователь осуществляет обратноепреобразование информации в коде О/4,снимаемой с выходов и-й ячейки, в парафазный код и-го и 2 п-го разрядов регистра, последний из которых снимается с выходарегистра.Выходы входногс преобразователяподсоединяются к входам основного триггера первой ячейки, а входы выходного преобразователя - к выходам вспомогательного триггера последней ячейки. Наличие триггерной связи между элементами 8 и 9 выходного преобразователя позволяет отключаться от выходов вспомогательного триггера последней ячейки, когда он находится в состоянии гашения (все "1"). При этом на выходах 16 и 17 регистра сохраняется парафазное значение 01 или 10.Обозначим входы регистра 18, 19 через Х 1, Х 2, выходы элементов 4-11 - через У 1, У 2, УЗ, У 4, 73, 74, 71, 72, выходы 12-15 последней ячейки - через О 1, 02, 03, 04, Принятые в регистре соглашения о кодировании, реализуемом входным и выходным преобразователями, можно задать таблицами истинности 1 и 2. Таблица 1Х 1 Х 2 71 72 У 1 У 2 УЗ У 40 1 0 1 0 1 1 10 1 1 0 1 0 1 11 0 О 1 1 1 0 11 0 1 0 1 1 1 0Таблица 201 02 03 04 71 72 73 74 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 О 1 1 0 1 1 0 0 1 1 1 1 О 1 0 1 0На фиг, 3 приведена временная диаграмма работы регистра,ПОлныЙ периоД синхронизации состоит из двух 4-тактных фаз, На первой фазе (такты с 1-го по 4-й) происходит передача информации из основных триггеров всех ячеек регистра во вспомогательные, причем основные триггеры переходят в состояние гащения, а на 2-й фазе (такты с 5-го по 8-й) происходит передача из вспомогательных триггеров 1-Й ячейки в основные триггеры (+1)-Й ячейки, а вспомогательные триггеры переходят в состояние гашения. Если "0" хранится на первом или втором элементах основного (элементы 36, 37) или вспомогательного 40, 41) триггеров, то передача информации в следующий триггер и гашение данного осуществляются на первых двух тактах фазы (такты 1, 2 или 5, 6), а при "0" на третьем или четвертом элементе (38. 39 или 42, 43 ) - на двух последних тактах (3, 4 или 7, 8).Пусть на вход регистра поступает некоторый парафазный код (например, 01), в каждой из ячеек регистра хранится некоторая информация в коде О/4 на основных триггерах, пусть в 1-й ячейке это будет код 0111, а в и-й ячейке - код 1101, а все вспомогательные триггеры находятся в состоянии гашения 1111, На парафазном выходе регистра триггер из элементов 8, 9 выходно 18742 бЗго преобразователя хранит некоторый код (например, 10). На входе входного преобразователя. соединенного с выходом выходного преобразователя, - кад 00 и, следовательно, выход входного преобразователя находится в состоянии гашения 1111. На 1-й фазе синхронизации такты 1- 4) происходят передача информации из основного во вспомогательный триггеры и гашение основных триггеров, причем для первой ячейки при таком коде это происходит на первых двух, а для и-й - на последних двух тактах. Теперь уже во вспомогательном триггере 1-й ячейки хранится кад 0111, а во вспомогательном триггере и-й - 1101, Основные триггеры находятся в состоянии гашения 1111, На выходе элементов 8 - 11 выходного преобразователя появляется код 0110, а на выходах элементов 4-7 входного преобразователя - код 1011. На второй фазе синхронизации (такты 5-8) происходят передача информации из вспомогательных триггеров в основные триггеры следующих ячеек и гашение вспомогательных триггеров, в основной триггер 1-й ячейки записывается код 1011 с выхода входного преобразователя, в основной триггер 2-й ячейки - код 011". с выходов вспомогательного триггера 1-й ячейки. На парафазном выходе регистра фиксируется код 01, на выходах элементов 10, 11 - код 00, а выходной преобразователь будет в состоянии гашения - 1111,Длительность всех тактов, кроме 4-го и 8-га, равна задержке элемента 1. Длительность 4-го и 8-го тактов равна удвоенной задержке элемента 21, чтобы к началу вто-. рой фазы работы входной преобразователь успел перейти из состояния гашения в рабочее состояние, а к началу первой фазы входной преобразователь успевал "отсечься" от входа регистра да начала изменения входных сигналов регистра. Таким образам, длительность периода работы регистра Т = 101.За 1 цикл синхронизации(8 тактов - 10) регистр производит сдвиг информации на один разряд, а за 20 циклов парафазный код, поданный на вход регистра, достигает парафазного выхода регистра.Для корректной работы необходимо, чтобы все переходные процессы в элементах регистра завершались в течение одного такта синхронизации, а входные сигналы должны изменяться нд первом такте работы регистра, когда входной преобразователь отсечен от входов.В прототипе данного регистра ячейка из четырех элементов И-НЕ хранит один бит информации, причем в течение трех тактов каждой фазы в коде О/4, а в течение 1-го 10 15 20 25 30 35 40 50 55 1 дктз (при псредаченфармзци между основным и вспомогательным;риггердми) - 2 нуля из 1. В предложенном регистре ячейка хра Сит 2 бтз, з распределение нулей - 1 из 8 в 1 е гение трех тактов и 2 из Б в т:чение одного такта,Таким образам, предложенный регистр потребляет энергии в двд рдзд меньше, чем известный,Формула изобретения Последовательный рсгистр сдвига, содержащий в каждом разряде первую и вторую группы из четырех элементов И-НЕ, причем выходь первого, второго, третьего и четвертого элементов И-НЕ каждой группы каждого разряда соединены с первыми вход-цли второго, третьего, четнертага элементов И-",Е данной группы дзннаго разряда и цервога элемента И-НЕ данной группы паследуащега разряда соответственно и с вторым входами четвертагс элемента ИНЕ дднцай группы предыдущего разряда, первого, второго и третьего элементов И-НЕ данной группы данного разряда гсатветствецца, третьи входы первого, второго, третьего и четвертого элементов И-НЕ каждсй гауцпы кзждога разряда являются соответственно первым, вторым, третьим и четвертым тдктавьми входами регистра, а т л и ч з ю щ и й с я тем, чта, с целью уменьшения статического потребления энспгии, в него введены входной и выходной преобразователи, каждый из которых содержит первый, второй, трстий и четвертый элементы И-НЕ, причем выходы третьего и четвертага элементов И-НЕ первой груцг;ы и третьего и четвертого элементов И-НЕ второй группы соединены соответственна с входами второго и четвертого, второго и третьего, первого и четвертого и первого и третьего элементов И-НЕ выходного цреабразавзтеля, выход первого элемента И-НЕ выходного преобразователя соединен с входом второго элемента И-НЕ данного преобразователя и является прямым,:зыхадам регистра, выход второго элемента И-Н Е выходного преобразователя соединен с входом первого элемента И-НЕ данного преобразователя и является инверсным выходом регистра, выходы третьего и четвертого элементов И-НЕ выходного преобразователя соединены соответственно с первыми входами второго и четвертого и первого и третьего элементов И-НЕ входного преобразователя, выходы первого, второго, третьего и четвертого элементов И-НЕ каждой группы каждого разряда соединены с четвертыми входами четвертого элемента другой группы предыдущего разряда, пер1674263 иг. У гц 12 28 О 29 3.2 вого, второго и третьего элементов другой группы данного разряда соответственно, с пятыми входами первого, второго, третьео и четвертого элементов другой группы данного разряда соответственно, с шестыми входами второго, третьего, четвертого элементов другой группы данного разряда и первого элемента другой группы последующего разряда соответственно и с седьмыми входами третьего, четвертого элементов другой группы данного разряда и первого, второго элементов другой группы последующего разряда регистра соответственно, причем выход первого элемента каждой группы первого разряда соединен с вторым входом четвертого элемента данной группы последнего разряда и с шестым входом четвертого элемента другой группы последнего разряда, вторые входы первого и второго элементов И-Н Г и третьего и четвеотого элементов И-НЕ входного преобразователя являются сОответственно инверсным и прямым информационными входами реги стра, выходы первого и второго элементовИ-НЕ входного преобразователя соединены соответственно с первыми входами первых элементов И-НЕ второй и первой групп первого разряда регистра, выход третьего 10 элемента И-НЕ входного преобразователя -с первым входом второго элемента И-НЕ второй группы и с шестыми входами первых элементов И-НЕ первой и второй групп пер-вого разряда регистра, а выход четвертого 15 элемента И-НЕ входного преобразователя -с первым входом второго элемента И-НЕ первой группы и с седьмыми входами первых элементов И-НЕ первой и второй групп первого разряда регистра.1674263 йй 5 ЗЯТЕ Юб (35) Ъ6 В едактор А,аказ 2930 Тираж 329 Подписное ВНИИПИ Государственного комитета по изобретенилм и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., 4/5 енн звод б у Я.1 Л 1 ЗИ Ю ФП 11 фЯ ФИ 3 И 378 ЯГ юг ФИ 418 ФГГ ФЗГ РЮ 8 17)У 10 1 Составитель А. Дерюгинковскал Техред М,Моргентал Корректор М, Демч ельский комбинат "Патент", г. Ужгород, ул.Гагарина, 101