Преобразователь -ичного позиционного кода в двоичный код

Изобретение относится к вычислительной технике и предназначено дляпреобразования )елях К-разрядных двсично-кодированных чисел из позицион-.ной системы счисления с любым основанием РР в двоичную систему .счисления,Известен преобразователь кодов изпозиционной системы счисления с основанием Р ъ 2 в двоичный код, 10содержащий сдвиговые регистры, многоразрядный вычислительр блоки управления алгебраического суммирования,умножитель и элементы И и ИЛИ с соответствующими связями. Перевод числа из одной системы счисления в другую выполняется.как многошаговая последовательность операций сдвига и коррекции 1 3.Наиболее близким техническим решением к изобретению является преобразователь р-ичного кода в двоичныйкод, содержащий накопительный сумматор, 1)егистр основания, сумматороснования и сдвиговый регистр, к вхо дам старших разрядов которого, начиная со второго, подключены 1 1 оцрвходов сумматора основания, а выходы этих разрядов регистра соединеныс первой группой входов сумматораоснования, вторая группа входов которого соединена с выходами регистраоснования, Процесс преобразования осуществляется путем сдвига и суммирования кодов в накопительных сумматорах на каждом шаге 2. Недостаток известных устройств.большая сложность,Целью изобретения является упрощение преобразователя.40Поставленная цель достигается тем,что преобразователь р-ичного позиционного кода в двоичный код, содержащий накопительный сумматор, регистр основания, сумматор основания 45и сдвиговый регистр, входы 1 о 8 р Гстарших разрядов которого, начинаясо второго, соединены соответственнос разрядными выходами сумматора основания, первая группа входов которого соединенас соответствующимивыходами сдвигового регистра, а вторая группа входов сумматора основания - с выходами сдвигового регистраоснования, содержит элемент И, эле" 55мент ИЛИ, первый и второй элементызадержки, регистр контстанты, счетчики триггер, счетный вход которого сое-,дине н с выходом пер еп олне ни я счетчика, информационные входы которого соединены с выходами накопительного сумматора, информационные входы которого соединены с выходами регистра константы, а управлядщий вход накопительного сумматора - с нулевым выходом триггера, с входом сдвига влево сдвигового регистра и через первый элемент задержки - с первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом триггера, с первым входом элемента И и входом сдвига вправо сдвигового регистра, вход старшего разряда которого соединен с выходом переноса сумматора основания, а выход старшего разряда - с вторым входом элемента И выход которого соединен с входом записи сдвигового регистра, а третий вход элемента И - с тактовым входом преобразователя и через второй элемент задержки- с тактовым входом сдвигового регистра и счетным входом счетчика, вход записи которого соединен с выходом элемента ИЛИ.На чертеже изображена структурная схема преобразователя кодов.Преобразователь содержит сдвиговый регистр 1, сумматор 2 основания и регистр 3 основания. Регистр 3 основания и сумматор 2 имеют по ш = 3 1 о)рд Рззюдвоичных разрядов, где Р максимальное основание системы счисления, из которой осуществляется преобразование двоично-кодированных чисел в двоичную систему счисления. Регистр 1 является реверсивным сдвигающим регистром с цепями циклического сдвига из старшего разряда в младший (при сдвиге информации влево) и из младшего разряда в старший (при сдвиге вправо). Длина в двоичных разрядах регистра 1 определяется выражением ш К + 1, где К - количество разрядов числа с основанием Ро.Устройство также содержит регистр 4 константы, накопительный сумматор 5 и счетчик 6, имеющие по 1 од(К) ш + 1двоичных разрядов. Выход переноса (переполнения) счетчика 6 соединен с счетным входом триггера 7, нулевой выход которого подключен к первому управляющему входу регистра 1, к управляющему входу накапливающего сумматора 5 и к входу элемента 8 задержки, Единичный выход3 1115 триггера 7 соединен с вторым управляющим входом регистра 1, с входом элемента И 9 и с одним входом элемента ИЛИ 10, другой вход которого соединен с выходом элемента 8 задерж 5 ки, тактовый вход 11 преобразователя соединен с входом элемента И 9 элемента 12 задержки.Узлы 1-6 устройства составляют его операционную часть, а элементы 1 О 7-12 - его управляющую часть. Первый и второй входы регистра 1 предназначены для управления направлением сдвига в регистре и являются потенциальнымн. Если единичный сигнал 15 ,(потенциал) присутствует на первом управляющем входе, то в регистре 1 осуществляется сдвиг влево (в сторону старших разрядов), а при наличии единичного сигнала на втором управляющем 21 входе - сдвиг информации вправо. Все остальные управляющие входы узлов 1, 5 и 6 устройства обеспечивают изменение их состояния при изменении у уровня сигналов (для определенности, 25 при переходе иэ 0 в "1"), т.е. по фронту сигналов,Третий управляющий вход регистра 1 предназначен для сдвига информации в регистре на один разряд, а чет-ЗО вертый - для приема информации на регистр с выходов сумматора 2 основания (при этом информация принимается только в те разряды регистра 1, которые связаны с выходами сумматора 2 основания, значения остальных разря 35 дов регистра при этом не изменяются). Управляющий вход накопительного сумматора 5 предназначен для разрешения суммирования содержимого сумма 40 тора и содержимого регистра 4 константы. Первый управляющий вход счетчика 6 является счетным, т.е. обеспечивает увеличение содержимого счетчика 6 на единицу, а второй управляю 45 щий вход предназначен для занесения в счетчик 6 информации параллельным кодом с выходом накапливающего сумматора 5, Длина счетчика, регистров и сумматоров устройства определяется максимальным Основанием Рва50 В исходном состоянии в регистре 3 основания записано основание Р в двоичной системе счисления Код основания имеет 1 1 О 8 Р двоичных разрядов. Если 1 1 О 8 Р ( 1 о 8 Р , то код основания устанавливается в старших разрядах регистра 3, а остав 045 4шиеся младшие разряды - в нулевое состояние. В старшем разряде регистра 1 записан нуль, а справа.от этого разряда записаны подряд р-ичные разряды преобразуемого числа (начиная со старшего) .В регистр 4 константы, накапливающий сумматор 5 и счетчик 6 записано в дополнительном коде двоичное число 3 1 ое Р, равное числу двоичных разрядов, необходимых для представления одной р-ичной цифры.Триггер 7 в исходном со стоянии установлен на нуль, т.е. регистр 1 подготовлен для циклического сдвига информации влево; так как единичный сигнал при атом поступает на первый управляющий вход этого регистра (цепи . установки исходного со стояния устройства условно не показаны).С началом работы преобразователя на вход 11 начинают поступать синхросигналы. Процесс работы устройства можно разбить на 2 К - 2 цикла. В, каждом нечетном цикле осуществляется циклический сдвиг информации в регистре числа 1 влево, а в каждом четном - вправо, причем в этом случае одновременно осуществляется и преобразование информации в регистре 1,В первом цикле (как и в каждом .последующем нечетном цикле) элемент И 9 закрыт нулевым сигналом с единич-. ного выхода триггера 7, т.е. на четвертый управляющий вход регистра 1 сигналы не поступают. Каждый синхросигнал с входа 11 через элемент 12 задержки поступает на третий управляющий вход регистра 1 и на второй управляющий вход счетчика 6. В регистре 1 при этом каждый раз осуществляется циклический сдвиг на один двоичный разряд влево, а в счетчике 6 - прибавление единицы к его содержимому. Поскольку в исходном состоянии в счетчике 6 быпо записано в дополнительном коде число 1 ояР, то после прихода такого же количества синхросигналов формируется сигнал переполнения счетчика 6, который, поступая на счетный вход триггера 7, изменяет его состояние на противоположное (в первом цикле на единичное), Положительный перепад потенциала, формирующийся на единичном выходе триггера 7, через элемент КПИ 1 О поступает на второй управлякзций вход счетчика 6 и осуще 111504540 ствляет запись с выходов накопительного сумматора 5 в счетчик 6 дополнительного кода висла1.оя Р . На этом первый цикл заканчивается. Таким образом, после выполнения первого цикла в регистре 1 информация циклически сдвинулась на один р-ичный разряд (или на1 ор Р 1" двоичных разрядов), а в счетчике 6, как и перед выполнением цикла, записано число ,3 1 оВР в дополнительном коде. Поскольку триггер 7 находится в единичном состоянии, то перед выполнением второго (как и каждого четного) цикла регистр 1 подготовлен для цикли ческого сдвига вправо.Во втором цикле, если в старшемразряде регистра 1 находится едини - ца, синхросигнал с входа 11 через элемент И 9 поступает на четвертый 20 управляющий вход этого регистра. С помощью сумматора 2 основания к содержимому регистра 1 прибавляется основание Р, записанное в регистре 3 основания, причем перенос, формирующий ся на сумматоре, записывается в старший разряд регистра 1, Если в старшем разряде регистра 1 записан нуль, то суммирование не выполняется. Затем сигнал с выхода элемента 12 за- З 0 держки осуществляет сдвиг на один двоичный разряд содержимого регист-ра 1 и прибавление единицы к счетчику6, После поступления1 оя Рсинхросигналов, как и в первом цикле, фор 35мируется сигнал переполнения счетчика 6, который изменяет состояниетриггера 7 на нулевое. Положительныйперепад потенциала с нулевого выходатриггерапоступает на управляющийвход сумматора 5, в результате чегок его содержимому прибавляется содержимое регистра 4 контстанты. Этот же .положительный перепад через элемент 8задержки и элемент ИЛИ 10 поступает 45на второй управляющий вход счетчика6 и осуществляет запись в счетчик кода, полученного на накапливающем сум"маторе 5 (если этого требует используемая элементная база, то из пере-пада потенциала можно получить сигналнужной длительности с помощью формирователей, например РС-цепочек), Следовательно, после выполнения второгоцикла в счетчике 6 и накапливающемсумматоре 5 записан дополнительныйкод числа 21 одР, а в регистре 1произошло частичное преобразованиеинформации. Последующие циклы огличаются отуказанных двух первых циклов толькоколичеством тактов. В каждой последующей паре циклов число тактовна 1 1 оц Р больше, чем в предыдущей,так как после каждогь четного цикласодержимое счетчика 6 увеличиваетсяна величину1 оя 1 Р. После выполнения 2 К - 2 циклов процесс преобразования заканчивается, Результатыпреобразования (двоичное число) находятся в регистре 1.Проиллюстрируем работу устройствана следующих примерах. Будем, для определенности, считать, что устройство предназначено для преобразованияцелых трехразрядных чисел с произвольным основанием Р10 в двоичную систему счисления, т.е. Ршц =10, к = 3. В этом случае регистр 1числа содержит ш К + 1 = 1 1 оя1 СГ3 + 1 = 13 двоичных разрядов, регистр3 основания и сумматор 2 основанияпо1 од 10 = 4 разряда, а счетчик6, накапливающий сумматор 5 и регистр4 константы - по 3 1 оя К) "1 оц 10+1= я разряда. Пусть йсходиое даоично - десятичное число Худдао) равно 1001,1001 1001 (т.е. Х(= 999 в десятичнойсистеме счисления), Тогда двоичноечисло Х должно быть равно 1111100111.Обозначим через У 1, У 2, УЗ и У 4 управляющие сигналы, формирующиесясоответственно на выходе элемента 12задержки, элемента И 9, элемента ИЛИ10 и на нулевом выходе триггера 7.Процесс такого преобразования иллюстируется таблицей,Заметим, что старший разряд регисФра 1 в процессе суммирования участияне принимает, так как он не подключенк входам сумматора 2 основания,В указанный разряд записывается перенос,формирующийся на сумматоре 2 основания.В процессе преобразования в каждомнечетном цикле по сигналу У 1 осуществляется циклический сдвиг информации в регистре числа влево, а в каждом четном - вправо,Обоснование технико-экономической эффектичности проводится по отношению к базовому объекту.Аппаратурные затраты на предлагаемое устройство оценим в суммарном числе двоичных разрядов регистров, сумматоров и счетчика, т.е, будем считать, что стоимость одного разря1115045 Составитель М.АршавскийТехред,А.Бабинец Корректор М Данко Редак симишинец аказ 6771/ мите откр/5 я иал ППП"Патент", г. Ужгород, ул. Проектная 35 Тираж 698 НИИПИ Государственног по делам изобретений 13035, Москва, Ж,писноСССРийаб.,