Устройство для контроля монотонно изменяющегося кода

ОБРЕ ИСАН ОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР М 1575223, кл, 6 08 С 25/04, 1988.Авторское свидетельство СССР М 1304174, кл. Н 03 М 7/00, 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МОНОТОННО-ИЗМЕНЯЮЩЕГОСЯ КОДА (57) Изобретение относится к автоматике, вычислительной технике и может использоваться в многоканальных системах с циклическим опросом источников контролируемых кодов, Цель изобретения - повышение информативности устройства за счет фиксации в режиме контроля в блоке 5 памяти сбойных кодов, а в блоке 12 памяти-номеров источников сбойных кодов, Устройство содержит программно-временной блок 1, переключатели 2, 8, блоки 3, 5, 12, оперативной памяти, элемент НЕ 4, блок 6(допускового) сравнения. элементы ИЛИ-НЕ 7, 13, блок 9 регистрации, триггер 10 и элемент И 11. 5 ил.Изобретение относится к автоматике, вычислительной технике и может использоваться в последовательных многоканальных системах с циклическим опросом источников контролируемых кодов.Целью изобретения является повышение информативности устройства.На фиг. 1 представлена функциональная схема устройства; на фиг, 2 - функциональная схема программно-временного блока; на фиг. 3 - функциональная схема одной ячейки второго блока оперативной памяти; на фиг, 4 и 5 - временные диаграммы, поясняющие работу устройства.Устройство (фиг. 1) содержит программно-временной блок 1, первый переключатель 2, первый блок 3 оперативной памяти, элемент НЕ и, второй блок 5 оперативной памяти, блок 6 (допускового) сравнения, первый элемент ИЛИ - НЕ 7, второй переключатель 8, блок 9 регистрации, триггер 10, элемент И 11, третий блок 12 оперативной памяти и второй элемент ИЛИ-НЕ 13.Программно-временной блок(фиг, 2) содержит генератор 14 импульсов, счетчик 15 импульсов, элемеНт НЕ 16, формирователь 17 импульсов, дешифратор 18 и элемент ИЛИ 19. Ячейка второго блока 5 оперативной памяти(фиг, 3) содержит элемент НЕ 20, элементы И-НЕ 21 и 22, регистры 23 и 24 сдвига и коммутатор 25.Первый блок 3 оперативной памяти реализован на последовательно соединенных регистрах сдвига. Число регистров равно числу контролируемых кодов, разрядность каждого регистра равна разрядности контролируемого кода,Второй блок 5 оперативной памяти реализован на параллельных ячейках памяти (фиг, 3), каждая из которых содержит два регистра 23 и 24, разрешение сдвига информации в которых осуществляется стробом дешифратора 18. Блок 6 сравнения осуществляет сравнение кодов с заданным допуском, например1 дискрет младшего разряда.Блок 12 оперативной памяти выполнен на микросхеме 185 РУ 1, работающей в режиме последовательного ввода-вывода. При примененИи в блоках 3, 5 и 12 адресного принципа управления в качестве шины адреса используются выходы счетчика 15, изображенные пунктиром на фиг. 2.Устройство работает следующим образом.В исходном состоянии на управляющем входе устройства устанавливается потенциал логического нуля, устанавливающий переключатели 2 и 8 в положение, при котором входы с четвертых выходов блока 1 поступэют на адресные входы блоков 5 и 12 памяти(фиг. 5 и). На вход "Пуск" устройства подаюткороткий импульс (фиг, 5 а), подготавливающий к работе формирователь 17 импульсов,5 Генератор 14 вырабатывает тактовые импульсы, синхрониэирующие пословное поступление информации. При обнулениисчетчика 15 сигналом синхронизации начала цикла работы (фиг, 5 д) на выходе элемен 10 та НЕ 16 образуется потенциал,разрешающий счетчику 15 счет импульсовгенератора 14. Дешифратор 18 иэ последовательности кодов счетчика 15 формируеткодовые комбинации необходимой длины15 для управления блоками 3, 5, 6 и 12 внутрикаждого цикла. Контролируемая новая информация, поступающая пословно на информационные входы устройства,запоминается в блоке 3 памяти, продвига 20 ясь к его выходам,После завершечия первого цикла работы блока 1 на выходе элемента НЕ 16 происходит смена потенциала. приводящая кпоявлению сигнала логической единицы на25 выходе формирователя 17 (фиг. 5 б). Счетчик15 при этом блокируется и остается в такомсостоянии до прихода очередного импульсасинхронизации (фиг. 5 д). При поступлениивторого импульса синхронизации счетчик30 15 совершает второй оборот, по окончаниикоторого перепадом потенциала с выходаэлемента НЕ 16 формирователь 17 возвращается в исходное состояние (Фиг. 5 б). снимая запрет предварительной подготовки35 устройства к работе. В результате блок 3памяти заполняется входными значениямиконтролируемых кодов.Во время действия сигнала "Запрет"(фиг, 5 б) триггер 10 через элемент И 11 и40 элемент ИЛИ-НЕ 7 удерживается в состоянии логической единицы, На первом и втором управляющих входах блока 12 памятиобразуется комбинация "01" (фиг, 4 г, б),обеспечивающая запись в каждую ячейку45 памяти блока 12 сигнала логической единицы по адресам, поступающим с четвертыхвыходов блока 1, Сигнал с выхода блока 12памяти поступает на первый управляющийвход блока 5 в моменты времени, соответст 50 вующие появлению адресных сигналов блока 1.По окончании сигнала "Запрет" натретьем выходе блока 1 на управляющихвходах блока 12 памяти образуется комби 55 нация "00" (фиг, 4 г, б), обеспечивающая режим хранения и считывания записанных вблок 12 единичных сигналов. В случае отличия 1-го кода, записанного в 5-м цикле работы в блок 3 памяти от 1-го кода,поступающего на информационные входы1658190устройства в (Я + 1)-м цикле, на величину, блок 9 регистрации можно выводить как превышающую допустимое значение, блок признак сбоя (или его отсутствие) из блока 6 сравнения формирует сигнал сбоя (фиг. 12 памяти, так и зафиксированные в регист 5 ж), Формирование ложного сигнала сбоя в рах 23 и 24 блока 5 сбойные значения кодов паузах между кодовыми посылками предуп по каждому контролируемому в режиме конреждается стробированием блока 6 сигна- троля кодовому сообщению, Для возобновления режима контроля на управляющемПри монотонном изменении кодов 1-го входе устройства вновь устанавливают по- источника в регистры 23 и 24 блока 5 памяти тенциал логического нуля, а на вход "Пуск" записываются значения этих кодов. По подают импульс(фиг. 5 а, и).скольку на третьем выходе блока 1 устанав- Таким образом, изобретение позволяет ливается нулевой логический потенциал повысить информативность устройства, за (фиг. 4 б), то стробы кодовых слов с второго счет фиксации в режиме контроля в блоке 5 выхода блока 1 (фиг. 4 г) проходят через эле- памяти сбойных кодов, а в блоке 12 памяти мент НЕ 4 и элемент ИЛИ-НЕ 7 на вход 15 - номеров источников сбойных кодов.элемента И 11, осуществляя подтверждениев паузах между кодовыми посылками еди- Формула изобретения ничного состояния триггера 10 и возмож- Устройство для контроля монотонно-изность установки его в нулевое состояние меняющегося кода, содержащее программ- только во время приема кодового слова. 20 но-временной блок, первый и второйПри формировании блоком 6 сравнения выходы которого соединены с управляющисигнала сбоя (фиг. 5 ж) этот сигнал устанав- ми входами соответственно первого блока ливает триггер 10 в нулевое состояние. На памяти и блока сравнения, выход первого выходе элемента ИЛИ - НЕ 13 появляется блокапамятисоединенспервымиинформапотенциал логической единицы, записыва ционными входами второго блока памяти и ющий в блок 12 памяти по адресу, установ- блока сравнения, выход которого соединен ленному на его адресных входах, сигнал свходомустановки в "0" триггера,информалогического нуля. В регистры 23 и 24 блока ционный вход первого блока памяти объе памяти по этому же адресу записываются динен с вторыми информационными новые значения кода немонотонного источ входами второго блока памяти и блока сравника. По окончании строба слова, внутри нения и является информационным входом которого обнаружен сбой монотонности, на устройства, выход второго блока памяти совыходе элемента ИЛИ - НЕ 7 образуется по- единен с первым входом блока регистратенциал логического нуля, устанавливаю- ции, и элемент И, о т л и ч а ю щ е е с я тем, щий через элемент И 11 триггер 10 в 35 что, с целью повышения информативности единичное состояние, Сигнал логической устройства, в него введены переключатели, единицы с выхода триггера 10 через эле- элементы ИЛИ-НЕ, третий блок памяти и мент ИЛИ-НЕ 13 переводит блок 12 памяти элемент НЕ, вход которого подключен к втоврежимсчитывания информации. Приэтом рому выходу программно-временного блона выходе блока 12 памяти появляется по ка, выход элемента НЕ соединен с первым тенциал логического нуля, записанный ра- входом первого элемента ИЛИ-НЕ, выходВкоторого соединен с первым входом э е- лдальнейшем при появлении адреса мента И, выход которого соединен с входом этой ячейки на входах блоков 5 и 12 памяти установки в "1" триггера, выход триггера регистры 23 и 24 остаются в режиме хране соединен с первым входом второго элеменния записанной в них информации, соответ- та ИЛИ - НЕ, выход которого соединен с перствующей сбойной ситуации. Далее работа вым входом третьего блока памяти, выход устройства продолжается указанным обра- которого соединен с вторыми входами элезом с записью в блоки 5 и 12 памяти сбой- мента И, блока регистрации и первым упных кодов и признаков сбоя, 50 равляющим входом второго блока памяти, соответственно, при их наличии в других второй управляющий вход которого соедикодовых словах цикла. нен с управляющими входами первого и втоПо окончании режима контроля, опре- рого переключателей, вторым входом деляемого установленной на управляющем второго элемента ИЛИ-НЕ и является упвходе устройства уровня логической едини равляющим входом устройства, первый и цы (фиг. 5 и) в момент смены адреса, пере- второй входы программно-временного блоключатели 2 и 8 переводят блоки 5 и 12 ка и первые информационные входы первопамятиврежимсчитыванияинформациипо го и второго переключателей являются адресам внешних устройств, поступающим соответственно входами "Пуск", синхронина адресные входы устройства. При этом на зации и адресными входами устройства, 1658190третий выход программно-временного блока соединен с вторым входом первого элемента ИЛИ - НЕ и вторым управляющим входом третьего блока памяти, четвертые выходы программно-временного блока соединены с соответствующими вторыми информационными выходами первого и второго переключателей, выходы которых соединены с соответствующими адресными входами соответственно второго и третьего блоков памяти, пятый выход программно временного блока соединен с тактовымивходами первого и второго блоков памяти и является тактовым выходом устройства,1 и Редактор И. Шулла эказ 1715 Тираж 326 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственнотельский комбинат "Патент", г, Ужгород, ул.Гагар е ж 11 Составитель М. Ник Техред М.Моргента нков Корректор М, Дем