Устройство селекции кодов

СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 191 1)5 0 11 С 11/О ОМИТЕТОТКРЫТИЯ ГОСУДАРСТВЕ ННЫЙПО ИЗОбРЕТЕНИЯМПРИ ГКНТ СССР ОБРЕТЕНИЯ АН СВИДЕТЕЛ ЬСТ ТОРС(54) УСТРОЙСТВО СЕЛЕКЦИИ КОД (57) Изобретение относится к автом частности к устройствам для селек знаков объектов, Цель изобретени ширение области применения реализации обновления информац альном времени. Это достигается в ем трех групп элементов И, блока регистра, двух групп элементов И элементов И, четырех элементо двухтриггеров и трех элементов з ки. 2 ил,й. 48 итехнический инс.-Р,В,Монтвилайагульскис етельство ССС 9 С 1/00, 1985. етельство ССС С 11/00, 1986 р адреса (фиг,2) имеет выхо е содержит триггеры 52-54, э 58, элемент ИЛИ 59, элемент нератор 61 импульсов и тригг является управляющим вход йстеа, выход 64 - первый упр ыход 65 - второй упрэвляющ третий информационный вх ы носится к автом твам для селек тике, в и при 6 ие обла бновле ния - расширен тем реализации о реальном време бражена блок-схпример конк лнения селек ма устретного ора ад 2 - ыпо р тво работает следующим образом.При пуске устройства в работу на вход 63 поступает сигнал запуска, который устанавливает триггер 25 в единичное состояние и высоким потенциалом с прямого выхода открывает элемент И 12, на другой вход которого поступают импульсы с выхода 51 селектора, формируемые генератором 61 (фиг.2).Первый импульс генератора 61 проходит через элемент И 12 и элемент ИЛИ 21 на вход спроса элементов И 14, И 17-19, состояние которых определяется дешифратором 5, вход которого соединен с выходом регистра 8.На вход 35 поступают коды, в старших разрядах которых передаются признаки соУстройство содержит первыи-четвертый блоки 1-4 памяти, дешифратор 5, первый-третий регистры 6-8, первую 9 и вторую 10 группы элементов ИЛИ, первыи-четвертый элементы И 11-14, первую 15, вторую 16 и третью 17-19 группы элементов И, первый- пятый элементы ИЛИ 20-24, первый 25 и второй 26 триггеры, первый 27, второй 28, третий 29, четвертый 30-1, пятый 30-2, шестой 30-3 и седьмой 31 элементы задержки, селектор 32 адреса,На фиг, 1 показаны информационные входы 33-35 группы, синхронизирующие входы 36 д 38. сигнальные входы 39-41, первый 42 и второй 43 синхронизирующие выходы, первый 44 и второй 45 информационные выхо(21) 4757081/24(56) Авторское сеидМ 1300540, кл. 0 0Авторское сеидМ 1387033, кл. 6 11 Изобретениечастности к устрознаков объектов,Цель изобретсти применения иния информацииНа фиг. 1 изоройства; на фиг,конструктивного вреса,Селекто 46-51, а такж менты И 55 задержки, ге 62. Вход 635 10 15 20 25 30 35 40 45 50 55 общений, а в младших разрядах - их инормационное содержание,Дешифратор расшифровывает признаки объектов и открывает один из элементов И 17-19, если эти признаки относятся к селектируемым объектам, или элемент И 14, если признаки не относятся к селектируемым объектамДопустим, что признаки на входе 35 не относятся к селектируемым обьектам. Тогда импульс с выхода элемента 14 поступает на ециничный вход триггера 26 и устанавливает его в единичное состояние, которым триггер 26 фиксирует факт отсутствия признаков объектов в блоке 3 и высоким потенциалом на выходе 64 сигнализирует процессору не показан) о возможности считывания данных из Олокд 3, который выполнен э Виде буферного оперативного запоминающего устройства (ОЗУ) для Обрабстки признаков по заданной программе,По укаэанному сигналу процессор вырабатывает сигнал опроса (чтения), который поступает на один вход элемента И 13. Открытый по другому входу высоким потенциалом с прямого вь 1 хода триггера, С выхода элемента И 13 сигнал чтения проходит на один вход элементов И 16, на другие входы которых с процессора подан код адреса ячейки памяти блока ,3, подлекащий считыванию, а также через элемент ИЛИ 24 на синхронизирующий вход регистра 7, записывая в него код адреса,После чего импульс чтения задерживается элементом 31 на время записи кода в регистр 7 и затем поступает на вход считывания данных блока 3 по указанному адресу и считывает содержимое указанной ячейки на выход 45.Затем этот импульс с выхода элемента 31 задержки через элемент ИЛИ 23 сбрасывает триггер 25 в исходное состояние, блокируя подключение генератора 61, селектор 32 адреса к входу элемента ИЛИ 21, а также непосредственно подается через элемент ИЛИ 21 снова на опрос состояния элементов И 14 и 17-19.Если за указанный период на вход 35 поступил признак селектируемого обьекта и импульсом синхронизации с входа 38 он был занесен в регистр 8, то элемен И 14 закрыт, а один из элементов И 17-19, соответствующий признаку объекта в регистре 8. открыт,Для определенности, предположим, что таким элементом оказался элемент И 17. Тогда импульс с выхода элемента ИЛИ 21 проходит элемент И 17 и поступает как на вход соответствующей фиксированной ячейки блока 4 памяти, выголненного в виде постоянного ЗУ, так и на вход элементаИЛИ 22,В фиксированных ячейках блока 4 хранятся адреса, в которые должны быть записанысообщения с соответствующими и риз на ками,Содержимое фиксированной ячейкиблока 4 через элементы ИЛИ 10 поступаетна информационный вход регистра 7, куда изаносится импульсом синхронизации, поступающим с выхода элемента 29 задержки,задерживающего импульс считывания навремя считывания данных из блока 4 в регистр 7, и элемент ИЛИ 24 на синхронизирующий вход регистра 7.Тот же импульс, задержанньчй элемен-том 30-1 на время нанесения кода в регистр7, поступает на вход управления записьюблока 3 и записывает содержимое регистра8 в блок 3 по указанному адресу, После чегоэтот импульс записи сбрасывает триггер 25в исходное состояние и выдается на выход65 в качестве сигнала процессору об окончании записи и после задержки элементом30-2 задержки на время записи сбрасываетрегистр 8 в исходное состояние,а сам послезадержки на время записи в регистр 8 нового кода элементом 30-3 вновь поступает через элемент ИЛИ 21 на опрос элементов И14 и 17-19, Процесс записи вхоцных,данныхв буферное ОЗУ 3 с последующей их выборкой процессором продолжается описаннымобразом,После обработки признаки Отселектированных объектов поступают в блок 2 памяти с входа 66, откуда вызываютсясигналами с вхОдов 39-41,Допустим, что сигнал вызова отселектированного объекта поступил на вход 39, Тогда этот сигнал поступает на единичный входтриггера 52 и устанавливает его в единичноесостояние, которым он открывает элемент И56, Импульс генератора 61, подключенногок другому входу элемета И 56, проходит черезнего, и с выхода 46 селектора 32 адреса поступает на вход считывания фиксированнойячейки блока 1 памяти, выполненного в видепостоянного ЗУ, В фиксированных ячейкахблока 1 хранятся адреса ячеек блока 2 памяти,из которых выбирается считываемая оператором-пользователем информация.После считывания содеркимое соответствующей ячейки памяти блока 1 через элементы ИЛИ 9 подается на входы регистра б.Параллельно с этим процессом импульсс выхода элемента И 56 проходит через элемент ИЛИ 59 и устанавливает триггер 62 вединичное состояние, блокируя низким потенциалом с прямого выхода триггера 62входы элементов 11 и 15, После задержкиэлементом 60 тот же импульс, во-первых.сбрасывает в исходное состояние триггер52, подтверждает нулевое состояние остальных триггеров 53 и 54 и, во-вторых, свыхода 50 селектора 32 через элемент ИЛИ20 поступает на синхронизирующий входрегистра 6 и заносит в него код с выходаблока 1.После установки кода адреса в регистре6 тот же импульс, задержанный элементом 27на время записи кода адреса в регистр 6,поступает на вход считывания блока 2 и считывает запрашиваемые данные на выход 44.Процесс обновления данных в блоке 2памяти осуществляется в реальном масштабе времени.В этом случае все триггеры 52-54 селектора 32 адреса находятся в нулевом состоянии и их высокими потенциалами синверсных выходов открыт элемент И 55,через который импульс генератора 61(фиг.2) сбрасывает в исходное состояниетриггер 62. Последний высоким потенциалом с инверсного выхода открывает элемент И 11 и 15,К входу 33 процессор подключает адресячейки блока 2 памяти в который данныедолжны быть обновлены, на вход 66 подаются сами данные, а на вход 36 постугаютсигналы, синхронизирующие па записиданные в блок 2,Причем импульсы синхронизации периодически с заданным периодом повторенияпоступают на вход 36, проверяя готовностьцепей записи данных в блок 2.Как только элементы И 11 и 15 будутоткрыты потенциалом с выхода 49 селектора 32, то очередной импульс записи с входа36 проходит через элемент И 11 и затемчерез элемент ИЛИ 20 поступает на синхраниэирующий входрегистра б, занося в негокод адреса с входа 33 через элементы И 15и ИЛИ 9.Этот же импульс после задержки элементом 28 поступает на вход управления записьюблока 2 и обновляет содержимое ячейки садресом, установленным на входе 33.Кроме того, этот импульс проходит навыход 42 и далее используется как сигналпроцессору о том, что обновление данных всоответствующей ячейке памяти завершено. По этому сигналу процессор вы тавляеточередной адрес, по которому должны бытьобновлены данные и вновь формирует сигнал записи,Формула изобретенияУстройство селекции колов, содержащее селектор адреса, группа входов которогоявляется первой группой информационныхвходов устройства, а выходы соединены свходами считывания первого блока памяти,5 10 15 20 25 30 35 40 45 50 55 первый регистр, вход синхронизации которого подключен к выходу первого згемента ИЛИ, первый вход которого соединен с первым синхронизирующим выходом селектора адреса, первый элемент задержки, вход которого подключен к первому синхронизирующему выходу селекгара адреса, а выход соединен с входом считывания второго блока памяти, адресный вход которого подключен к выходу первого регистра, а выход является первым информационным выходом устройства, третий блок памяти, адресный вход которого соединен с выходом второго регистра, первый элемент И. первый вход которога является первым синхранизирующим входом устройства, а выход подключен к второму входу первого элемента ИЛИ, дешифратор, второй, третий и четвертый элементы задер.кки, атл ича ю щ е ес я тем, что, с целью расширения области применения путем реализации обновления информации в реальном времени, ана содержит три группы элементов И, четвертый блок памяти, третий регистр, первую и вторую группы элементов ИЛИ, второй, третий и четвертый элементы И, второй, третий, четвертый и пятый элементы ИЛИ, два триггера, пятый, шестой и седьмой элементы задержки, первый ьхад пеаэай группы элементов И являегся первым информационным входом устройства, а атаоай вход соединен с управляющим выходом селектора адреса и нтсрым входам первага элемента И, выход которого падклю-:ен к входу второго элемента задержки, выход катарага соединен с входом записи второго блока памяти и является первым синхранизирующим выходом устройства, первые входы первой группы элементов ИЛИ соединены с выхадами первого блока памяти, вторые входы - с выходами элементов И первой группы,авыходы подключены к входам первого регистра, первый вход второго элемента И соединен с вторым синхранизирующим выходом селектора адреса, первый вход второй группы элементов И является вторым информационным входом устройства, единичный вход перзага триггера является управляющим входом устройства, а выход соединен с вторым входом второго элемента И, первый вход второго элемента ИЛИ подключен к выходу второго элемента И, первый вход третьего элемента И является вторым синхранизирующим входом устройства, выход второго триггера является первым управляющим выходом ус-райства и соединен с вторым входам третьего элемента И, выход третьего элемента ИЛИ подключен к нулевому входу первого триггера, информационный и синхронизирующийвходы третьего регистра являются третьими информационными и синхронизирующими входами устройства, а выходы соединены с входом дешифратора и информационным входом третьего блока памяти, выход которого является вторым информационным выходом устройства, входы четвертого элемента И подключены к выходам дешифратора и второго элемента ИЛИ, а выход соединен с единичным входом второго триггера, входы третьей группы элементов И подключены к выходам дешифратора и второго элемента ИЛИ, входы считывания четвертого блока памяти соединены с выходами соответствующих элементов И третьеи руппы, первые входы второй группы элементов ИЛИсоединены с выходами четвертого блока памяти, вторые входы - с выходами элементов И второй группы, а выходы подключены к входам второго регистра, входы четвертого элемента ИЛИ соединены с входами элементов И третьей группы, а выход подключен к нулевому входу второго тригера и входу третьего элемента задержки, выход которого соединен с входом четвертого элемента задержки, выход которого является вторым управляющим выходом устройства и соединен с входом управления записью третьего блока памяти и первым входом третьего элемента ИЛИ, первый вход пятого элемента 5 ИЛИ подключен к выходу третьего элементазадержки, а выход соединен с синхронизирующим входом второго регистра, вход пятого элемента задержки соединен с выходом четвертого элемента задержки. а 10 выход подключен к установочному входутретьего регистра, вход шестого элемента задержки соединен с выходом пятого элемента задержки, а выход подключен к второму входу второго элемента ИЛИ, вход 15 седьмого элемента задержки соединен с выходом третьего элемента И, подключенного к вторым входам пятого элемента ИЛИ и элементов И второй группы, выход седьмого элемента задержки является вторым синх ронизирующим выходом устройства и соединен с входом управления третьего блока памяти, вторым входом третьего элемента ИЛИ и третьим входом второго элемента ИЛИ, группа информационных входов вто рого блока памяти является второй группойинформационных входов устройства, 1702424Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 аз 4717ВНИИПИ Тираж 321рственного комитета по иэо 113035, МоскваН(-35, Ра Подписноеениям и открытиям при ГКНТ СССкая наб., 4/5