Устройство для формирования адреса

)5 С 06 Р 12/О ОБРЕТЕНИЯ ТЕЛЬСТВ21 ,М. Сидо ельство СССР9/36, 1982,ьство .СССР12/00,СТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ 57) оиства может траСЛ 4 ь ОСУДАРСТВЕННЫЙ КОМИПО ИЗОБРЕТЕНИЯМ И ОТКРПРИ ГКНТ СССР ОПИСАНН АВТОРСКОМУ(56) Авторское свид1160409, кл . С 06Авторское свидет1541619, кл. С 0630.05,88. зобретение относитсявычислительной техник спользовано в система ничной организацией памяти. Цель изобретения - повышение помехоустойчивости устройства. Устройство содержиттриггер 1, мультиплексор 2, дешифраторы 3, 4, элемент И 5, триггеры6-8, элемент НЕ 9, регистры 10, 11,выход 12 адреса страницы памяти, ин 4 юрмационный вход-выход (шина данных)13, микропроцессорный блок 14, выход15 начальной установки, вход 16 синхронизации команд и данных (МЕИ), микропроцессор 1/, узел 18 памяти, адресный выход 19 микропроцессора. Устройство работает в двух режимах: пере:ключения страниц программнойпамяти и блокирования ложного срабатывания (по переключению страниц),5 ил.И зобретение относится к устройствам вычислительной техники и может быть использовано в системах со стра ничной организацией памяти.Цель изобретения - повышение помехоустойчивости устройства.На фиг, 1 приведена структурная схема устройства; на фиг. 2 - структура команд используемого процессора; на фиг, 3 - 5 приведены временные диаграммы работы устройства.Устройство (фиг. 1) содержит триггер 1, мультиплексор 2, дешифраторы 3 и 4, элемент И 5, триггерыб - 8, элемент НЕ 9, регистры 10 и 11, выход 12 адреса страницы памяти, инфор" мационный вход-выход (шина данных) 3, микропроцессорный блок 14, вход 15 начальной установки, вход 16 синхронизации команд и данных (МЕЯ),микропроцессор 17, узел 18 памяти и адресный выход 19 микропроцессора.На фиг, 3 - 5 приняты следующие обозначения: К 1 -временная диаграмма; 25 игнала на входе 15 устройства; К 2 ременная диаграмма сигнала на линии 16 устройства; КЗ - временная диаграмма сигнала на.шине 13; К 4 - временная диаграмма на выходе элемента 4; К 5 - временная диаграмма на выходе элемента 1; Кб - временная диаграмма сигнала на выходе элемента 11; К 7 - временная диаграмма на выходе элемента 2; К 8 - временная диаграмма на выходе элемента 10; К 9 - временная диаграмма35 на выходе элемента 8; К 1 О - временная диаграмма на выходе элемента 9; К 11 - временная диаграмма на выходе элемента 3 К 12 - временная диаграммаю 40 на выходе элемента И 5; К 13 - временная диаграмма на выходе элемента б; К 14 временная диаграмма на выходе элемента 7.Устройство работает .в двух режи 45 мах: переключение страниц программной памяти (ПП), блокирование ложного срабатывания (по переключению страниц),Режим переключения страниц ПП.В устройстве переключение страниц50 ПП происходит одновременно с выполнением процессором одной из нескольких команд перехода микропроцессора,Все команды перехода микропроцессора (ТМЗ 32010) являются двухсловными (фиг. 2). Первое слово А пред 55 ставляет собой код операции (КОП) команды перехода, а второе В - операнд, являющийся адресом перехода. Для организации многостраничнойП 11 используется общая для всех командпереходов структура первого слова А.Два старших разряда слова А, равныхединице, выступают идентификаторомвсех команд перехода. Кроме того, значение младшего байта слова А (разряды 07) является безразличным дляиспользуемого процессора при выполнении команд перехода. Зто позволяетиспользовать содержимое младшего байта слова А в качестве адреса страницы узла памяти (например, при использовании байта можно организовать ППна 256 страниц объемом до 4 К словкаждая),Работа устройства начинается с поступления сигнала сброса (например,от кнопки) по входу 15 на входы установки триггеров б - 8, регистров 10н 11 и микропроцессора 17 (фиг. 6,К 1).К моменту перехода сигнала "Сброс"из состояния низкого уровня в состояние высокого уровня на выходах регистров 10 и 11 установлен адрес соответствующей нулевой страницы ПП узла 18памяти. Состояние триггера 1 в. этомслучае безразлично, так как черезмультиплексор 2 под его управлениемпоступает нулевой адрес либо с регистра 11 на вход 0 регистра 10, либо свыхода регистра 10 через мультиплексор 2 к нему на вход. Таким образом,фа выходе 12 после перехода сигнала"Сброс" из состояния логического "0"(низкий уровень) в состояние логической "1" (высокий уровень) и перед .началом работы микропроцессора 17 установлен адрес, соответствующий нулевой странице узла 18 памяти.Предположим, что рабочая программа размещена в П 11 на двух страницах:Й и 1. При считывании микропроцессором 17 из ПП посредством сигнала МЕХкоманды перехода код этой командыустанавливается на шине 13 данных(Фиг, 1). Временные соотношения сигнала МЕ 11 и данных приведены нафиг, 3 (К 2 и КЗ).На выходе дешифратора 4 формируется импульс положительной полярности(фиг. 3, К 4), который по заднему фронту сигнала МЕЖ (фиг. 3, К 2) записывается в триггер 1 (фиг, 3, К 5). Ввидутого, что задний фронт сигнала МЕИпоявляется только в случае активногосостояния шины 13 данных, то записьложных импульсов, возниканюцих на выходе дешифратора 4 (фиг, 3, К 4), в триггер 1 не производится, тем самымисключаются ложные переключения страниц ПП.5После установки триггера 1 в состояние логической "1" сигнал с еговыхода поступает на вход управлениямультиплексора 2, Этим же фронтом сигнала ЙЕИ в регистр 11 производитсязапись нового адреса страницы с шины13 данных, который содержится в младшем байте КОП команды перехода(фиг. 3, Кб), Под управлением сигнала высокого уровня с выхода триггера1 информация с выхода регистра 11 через мультиплексор 2 поступает на входрегистра 10 и записывается в негоследующим фронтом сигнала МЕН (фиг, 3, 20К 7 и К 8), т.е. на выходе 12 после считывания адреса перехода микропроцессором 17 с шины 13 данных (фиг. 3,КЗ), устанавливается новый адрес страницы ПП. 25Регистр 11 задерживает на один тактсигнала МЕЛ момент переключения страниц узла 18 памяти (фиг. 3, К 7, К 8),так как команды перехода двухсловные,то необходимо исключить переключениестраницы до момента считывания второго словкоманды перехода,После установки на шине 13 .кода команды перехода и последующего считывания процессором адреса перехода происходит переключение страниц узла памяти в соответствии с предварительно закодированным адресом страницы памяти,в младшем байте КОП команды перехода.При двухстраничной памяти и при низком уровне сигнала на линии 12 к шине 13 подключается нулевая страницапамяти, при высоком уровне на выходе 12 к шине 13 подключается перваястраница памяти.м 45.Режим блокировки ложного срабатывания.Ложное переключение страниц узла 18 памяти может произойти при появлении на шине 13 информации, имеющей в двух старших разрядах логические "1" (за исключением выполнения микропроцессором команд перехода).Такая информация может появиться на шине 13 при выполнении процессором55 следунюих команд: считывание (ТВЖ), запись (ТВОМ), ввод-вывод (1 И и ОПТ).Команда ТВЬК. При считывании из ПП посредством сигнала на входе 16 МЕ 1 процессором команды ТВЖ код этой команды устанавливается на шине 13, Временные соотношения между сигналом МЕ 11 и информацией приведены на фиг. 5 (К 10 и КЗ). Одновременно с этим дешифратор 3 дешифрирует КОП команды ТВ 1.К и формирует на выходе импульс положительной полярности (фиг. 5, К 11).Ввиду того, что перед началом работы сигналом на входе 15 (сброс) все устройства, включая процессор, устанавливаются в исходное состояние, с выхода триггера 8 на вход элемента И 5 приходит сигнал (фиг. 5, К 9), разрешающий прохождение через элемент И 5 сформированного на выходе дешифратора 3 импульса, на вход триггера б (фиг, 5, К 12). Запись этого импульса производится по сигналу инициализации памяти МЕИ на входе 16 (фиг. 5, К 13), так как выполнение команды ТВ 1,К занимает три машинных цикла работы процессора, и информация (ПАТ) устанавливается на шине 13 только в третьем цикле (фиг. 5, КЗ), то необходимо задержать сигнал, сформированный при дешифрации КОП команды ТВ 1,К на два машинных цикла (фиг, 5, К 13 и К 14), Это реализуется триггерами 6 и 7, Триггер 8 формирует импульс отрицательной полярности, стробируемый инверсным сигналом МЕ 11 с выхода элемента НЕ 9 (фиг. 5, К 10, К 9), который поступает на вход сброса триггера 1 и запрещает запись в триггер ложной информации по заднему фронту сигнала МЕ 11 (фиг. 5, К 2 и К 9). При этом триггер 1 остается в состоянии логического "0", и под его управлением информация в регистре 10 перезаписывается через мультиплексор 2 по заднему фронту сигнала МЕ 1, тем самым охраняя адрес текущей страницы, Кроме того, сформированный импульс наинверсном выходе триггера 8 (фиг. 5, К 9) запрещает также дальнейшее прохождение ложного импульса с выхода дешифратора 3 (Фиг, 5, К 12), возникающего в случае совпадения считываемой процессором информации по команде ТВЬК с КОП команды ТВЬК. В случае, если переход осуществляется в пределах одной страницы ПП, то из регистра 11 в регистр 10 происходит перезапись того же адреса страницы ПП и переключение страниц не происходит.1654828 Адрег саронццы Кадкомандыаере.щука15 Й 13 12 11 10 У В 7 Ю 5 Ф 3 2 1 0 А 1 1 Х Х Х Х Х Х Е Е Е Е Е 22 Е о О О О О Адрес паиято проераикы Выполняемые команды (ТВОИ, 13, ОПТ)имеют общий признак: отсутствие сигнала МЕМ на входе 16 при наличии информации (ВАТ) на шине 13 (фиг. 4, К 2И КЗ), При появлении этой информациина входных линиях дешифратора 4 возможна установка уровней логических"1", При этом на выходе дешифратора4 формируется импульс положительнойполярности (Фиг. 4, К 4). Однако записьего в триггер 1 не происходит (фиг. 4,К 5) ввиду отсутствия в эти моментывремени сигнала МЕИ (фиг, 4, К 2), Приэтом триггер 1 остается в состоянииСброс, и управляющий сигнал с еговыхода низким уровнем поступает намультиплексор 2 (Фиг. 4, К 5). Приэтом по заднему фронту сигнала МЕИ врегистре 10 осуществляется перезапись 2 Оинформации с его выхода через мультиплексор 2 на вход,Адрес страницы памяти на линии 12 остается прежним. 25Формула изобретения Устройство для формирования адреса, Содержащее два дешифратора, элемент И, три триггера, элемент НЕ и два регистра, входы установки в "О" регистров и триггеров подключены к входу начальной установки устройства, информационные входы первого дешифратора соединены с входами старших разрядов Информационного входа-выхода устрой-ства, выход элемента И подключен к Информационному входу первого триггера, первый и второй старшие разряды Ндеитирокощар комоиды переода информационного входа-выхода устройства подключены соответственно к первому и второму информационным входам второго дешифратора, информационные входы первого регистра подключены к младшим разрядам информационного входа-выхода устройства, выход второго регистра подключен к выходу адреса страницы памяти устройства, вход синхронизации команд и данных устройства одключен к синхровходам первого и торого триггеров и второго регистра и к входу элемента НЕ, выход которогд подключен к синхровходу третьего триггера, выход которого соединен с первым входом элемента И, второй вход которого подключен к выходу первого дешифратора, выход первого триггера подключен к информационному входу второго триггера, выход которого соединен с информационным входом третьего триггера, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены четвертый триггер и мультиплексор, выход которого подключен к информационному входу второго регистра, управляющий вход мультиплексора соединен с выходом четвертого триггера, информационный вход которого соединен с выходом второго дешифратора, вход установки в О" четвертого триггера соединен с выходом третьего триггера, вход синхронихации .четвертого триггера соединен с входом синхронизации команд и данных устройства, выходы первого и второго регистров соединены соответственно с первым и вторым информационными входами мультиплексора.1654828 К 2 к/ фиг. Составитель А. АфанасьевТехред Л,Олийнык Корректор Головач Редак евская 3 195 ираж НИИП ательский комбинат "Патент", г, Ужгоро Гагарина, 101 изводственн сударственного комитет 113035, Москва, 3 Подписноеизобретениям и открытиям при ГКНТ С 5, Раушская наб д, 4/5