Устройство управления памятью

Изобретение относится к вычислительнойтМнике., в частности к устройствам ароитража и управления па(мятью, и предназначено для использова.ния в микрокомпьютерах, имеющих сов- .мещенную йайять Программ и изображения,Целью изобретения является повьппение быстродействия устройства. 10На чертеже представлена структур,ная схема устройства.Устройство содержит контроллер 1монитора, мультиплексор 2 управляющихсигналов, блок 3 синхронизации, триг1 гер 4 обращения, первый 5 и второй6 мультиплексоры адреса и формирователь 7 сигнала установки триггера обращения.На чертеже обозначены адресные вхо,устройства,.входы 11 задания начальных условий.УстройстВо работает следующим образом.Контроллер монитора 1 Формируетсигнал гашения изображения, которыйПоступает на управляющий вход мультип-,лексора 2. управляющих сигналов, напервый и второй информационные входыкоторого поступают импульсы с блока3 синхронизации для опроса триггера4 обращения. На информационный входтриггера 4 обращения подается сигналзапроса обращения процессора к памяти. Выходные сигналы триггера 4 обращения служат для переключения перво,го 5 и второго 6 мультиплексоров адреса, на входы которых поступают ад"реса обращения к памяти от процессора40и контроллера монитора. Для управления памятью блок 3 синхронизации Формирует сигналы управления, которыепоступают на управляющие входы памяти.Принцип действия устройства основан на непрерывном формировании тактов обращения и памяти.Работу устройства можно разделитьна циклы, состоящие из трех тактовТ 1-ТЗ. В каждом такте блок 3 синхро"низации Формирует управляющие си 1 налв 1для памяти по адресу, поступающему смультиплексоров 5 и б адреса,При разрешении изображения (сигнал на управляющем входе мультиплексора 2 управляющих сигналов равенлог. "0") два.,последних такта в цикле Т 2 и ТЗ отводятся для регенерацийизображения. Это означает, что тактТ 1 может быть использован процессоромдля обращения к памяти, ПоложительныйФронт на тактовом входе триггера 4обращения переключает его в единичноесостояние, если на его информационный вход поступает сигнал запроса отпроцессора, Это приводит к тому, чтообращение к памяти будет осуществляться по адресу, сформированному процессором через мультиплексор адреса,Блок синхронизации формирует сигналыуправления памятью,В конце такта обращения процессора импульсами с выхода формирователя7 триггер 4 обращения устанавливается в нулевое состояние.Если процессор не обращается к памяти, то в цикле формируется холостой такт, что позволяет автоматическирегенерировать память.Время между поступлениями сигнала обращения процессора к памяти иначалом выборки данных из памяти мо"жет колебаться от 0 до длительностицикла (Т,). Это время, когда процессор находится в состоянии ожиданияТ . Так как процессор обращается кпамяти синхронно по отношению к тактам, формируемым блоком 3 синхронизации, то среднее время ожидания Тп == Т 2.Для уменьшения времени ожидания вовремя гашения изображения к тактовому:;входу триггера 4 обращения черезмультиплексор 2 управляющих сигналовподключается дополнительный выход бло,ка 3 синхронизации, Формирующии сигнал утроенной частоты по отношению косновному выходному сигналу. Таким образом, во время гашения изображениятриггер 4 обращения опрашивается вкаждом из трех тактов цикла, Среднеевремя ожидания при этом уменьшаетсядо Т, /б.Хотя во время гашения изображенияпроцессор может занять любой из трехтактов цикла, регенерация памяти ненарушается так как процессор в силуограниченности быстродействия не может занять следующий такт, которыйиспользуется для регенерации памяти.Формула изобретенияУстройство управления памятью, содержащее блок синхронизации, контролСоставитель М. ЛапушкинТехред Л.Олийнык Корректор Н. Ревская Редактор О. Головач Заказ 1952 Тираж 408 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина, 1 О 1 51654829 6лер монитора, первый и второй муль- сор управляющих сигналов, первый и типлексоры адРеса, информационные вы- второй информационные входы которого ходы которых объединены и являются соединены с первым и вторым выходами адресными выходами устройства, входы блока синхронизации соответственно,5блока .синхронизации и контроллера мо- выход контроллера монитора соединен с нитора объединены и являются входами управляющим входом мультиплексора упзадания начальных условий устройства, равлякицих сигналов, информационный выгруппа выходов блока синхронизации яв- ход которого соединен с входом синхроляется управляющими выходами устрой низации триггера обращения, вход усства, группа выходов контроллера монн- тановки которого соединен с выходом тора соединена с информационными вхо- .формирователя сигнала установки тригдами первого мультиплексора адреса, гера обращения, вход которого соедиинформационные входы второго мультип- нен с вторым выходом блока синхронизалексора адреса являются адресными вхоции, управляющие входы первого и втодами устройства, о т л и ч а ю щ е е- рого мультиплексоров адреса соединены с я тем, что, с целью повышения быст- соответственно с инверсным и прямым родействия, в него введены триггер об- выходами триггера обращения, информаращения, формирователь сигнала уста- ционный вход которого является входом новки триггера обращения, мультиплек" 20 обращения процессора и памяти,