Частотно-фазовый дискриминатор

0 О 0 0 0 1 О 0 0 1 1 0 0 1 1 О 1 0 к з Фазовое сравнениек= э Изобретение относится к автоматике и вычислительной технике и можетбыть использовано в качестве логичес-.кого элемента сравнения частоты следования импульсов задающего генератораопределяющего частоту вращения двигателя в дискретных астатическихэлектроприводах, и частоты следования импульсов датчика обратной связи 1 Орасположенного на валу двигателя, атакже в других системах Фазовой синхрОнизации.Цель изобретения - повышение точнОсти и надежности работы за счет 5устранения сбоев при совпадении вовремени входных импульсов.На фиг, 1 представлена функциональная электрическая схема предлагаемого частотно-Фазового дискриминатора; на фиг. 2 - временные диаграммы, поясняющие его работу,Предлагаемый частотно-фазовыйдискриминатор содержит блок 1 фазового сравнения, блок 2 логической 25бГгокировки, первый 3 и второй 4 блокирующие триггеры, КЯ-триггер 5, первшй 6, второй 7 элементы И-НЕ, третий элемент И-НЕ 8, первый элементИ 9, дешифратор 10, первый 11 и второй 12 П-триггеры, элемент ИЛИ-НЕ 13,сумматор 14 и второй элемент И 15.Частотно-Фазовый дискриминатор работает следующим образомБлок 1 Фазового сравнения служитдля Фазового сравнения импульсонЭталонной и контролируемой частот иформирования последовательности импульсов, снимаемых с первого выходаблока 1, период следования которых уравен периоду эталонной частоты, адлительность пропорциональна величине фазового рассогласования сравниваемых частот Блокирующие триггеры3 и 4 служат для формирования сигналов блокировки выходного сигнала блоха 1 сравнения с помощью блока 2 логической блокировки, При этом высокийуровень сигнала С на выходе первогоблокирующего триггера 3 соответствует режиму Фазового сравнения, а высокий уровень сигнала 0 на выходевторого блокирующего триггера 4 - режиму насыщения частотно-фазового дискриминатора при 1) ГБлок 2 логической блокировки служитдля формирования выходного сигнала всоответствии с логической функциейД(= АС (В+Ь), где А - выходной сигнал с первого выхода блока 1 фазовогосравнения, пропорциональный величинефазового рассогласования сравниваемыхчастот (инверсный сигнал); В - выходной сигнал с второго выхода блока фазового сравнения 1, соответствующийприходу двух или более импульсов контролируемой частоты между двумя импульсами эталонной частоты; С - выходнойсигнал первого блокирующего триггера3; Э - выходной сигнал второго блокирующего триггера 4.Режим фазового сравнения дискриминатора соответствует наличию высоко"го уровня сигнала С и низких уровнейсигналов В и О. При этом проинверти-,рованный сигнал А проходит на выходустройства, Дешифратор 10 в зависимости от состояния блока 1 фазовогосравнения и блокирующих триггеров 3и 4 формирует сигналы, поступающиена информационные входы этих триггеров,Работу дешифратора 10 можно пояснить таблицей состояния. Режим ра- Логические сигналы П С В А Р 4 03 2 3 4 5 6 7 Примечание. ПЗ иП 4- выходыблокирующих триггеров 3 и 4 соответственно. Первый 11 н второй 12 О-триггеры вместе с вторым элементом И-НЕ 7 образуют синхронный счетчик импульсов контролируемой частоты. Второй элемент И-НЕ 7 осуществляет требуемую начальную установку триггера 5 и формирует сигнал на информационных входах триггеров 11 и 12. КБ-триггер 5 служит для формирования сигнала разрешения сброса счетчика в начальное373 Если устройство находится в режимефазового сравнения, то элемент И-НЕ Яоткрыт сигналом с выхода первого бло 5кирующего триггера 3 и сигнал А с первого выхода блока 1 фазового сравнения проходит на выход, В режимах насыщения дискриминатора элемент И-НЕ 8закрыт низким уровнем сигнала с выхода первого блокирующего триггера 3и выходной сигнал устройства определяется сигналом на втором входе элемента И 9,Временные диаграммы (фиг, 2) даныдля различных режимов работы частотно-фазового дискриминатора.На интервале То - Сэталоннаячастота Г э превышает контролируемуюДискриминатор находится в насы 20 щении, При увеличении контролируемойчастоты в момент прихода двух импульсов частоты Г к между двумя импульсамиГ э (момент Г ) устройство переходитв режим фазового сравнения. Опереже 25 ние изменения выходного сигнала диск.Риминатора обусловлено действием сигнала В, передний фронт которого определяется фронтом второго импульса Гк,а задний фронт - передним фронтом им 30 пульса Г,5 1589 положение по переднему фронту импульса эталонной частоты, Синхронный 1 счетчик импульсов служит для подсче та количества импульсов контролируемой частоты, поступивших между двумя импульсами эталонной частоты. Если счетчик импульсов находится в состоянии, отличном от начального, то на втором входе КБ-триггера 5 устанавливается высокий уровень напряжения и в момент прихода импульса эталонной частоты Гэ триггер 5 сохраняет свое состояние, при этом элемент И-Ш. 6 открыт и сигнал проходит на сброс счетчика, т,е, первого 11 и второго 12 В-триггеров, После сброса КБ-триггер 5 устанавливается в состояние "О", элемент И-НЕ 6 закрывается, а счетчику разрешается вести подсчет импульсов контролируемой частоты ГПри отсутствии импульсов контролируемой частоты Г К между двумя импульсами эталонной частоты Г в блоэ кирующих триггерах 3 и 4 происходит изменение информации следующим образом:а) из режима насыщения при Гк ъ Гпроисходит переход в режим фазового сравнения;б) из режима Фазового сравненияпроисходит переход в режим насыщения при Г кГв) режим насыщения при Гк с Гэ со-храняется.к Э 35При приходе двух и более импульсов контролируемой частоты Г между двуКмя импульсами эталонной частоты Гэ происходит один из следу,ощих переходов:40а) из режима насыщения при Гк с Гэпроисходит переход в режим фазового сравнения;б) из режима фазового сравненияпроисходит переход в режим на 45сыщения при Г ) Г;в) режим насыщения при Г ) ГсоКхраняется.Устройство может находиться в трех основных режимах работы: насыщения50 пРи Г К Гэ, Фазового сРавнениЯ и насьшения при ГК ) ГЭ. Переход из режима в режим синхронизирован по импульсам эталонной частоты Г э, В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты Г К между двумя импульсами эталонной частоты,На интервале С - с дискриминатор находится в режиме фазового сравнения, На выходе первого блокирующего триггера 3 находится высокий уровень напряжения, разрешающий прохождение сигнала А на выход устройства. При даль- . нейшем нарастании контролируемой частоты ГК в момент повторного прихода двух импульсов Гмежду двумя импуль-. сами Г устройство переходит в режим насыщения при Г )Г . Опережение появк эления низкого уровня напряжения на выходе устройства обеспечивается появлением высокого уровня сигнала В, На интервале С - 1 дискРиминатоР в Режиме насыщения при ГГ . Блокировка сигнала А с первого выхода блока 1 осуществляется сигналом П с выхода второго блокирующего триггера ч, При уменьшении контролируемой частоты в момент С прихода нуля импульсов между двумя импульсами Гэ устройство возвращается в режим фазового сравнения, а при дальнейшем уменьшении частоты Г к (повторном приходе нуля импульсов Гк между двумя импульсами Г )Э в момент С устройство переходит в режим насыщения при Г Кс Гэ. Дальней 1589373шее снижение частоты не приводит кизменению режима работы,В результате обеспечивается надежная работа дискриминатора при совпадении во времени входных импульсовза счет синхронизированного переключения по передним фронтам входныхимпульсов блока 1 фазового сравненияи блокирующих триггеров 3 и 4,1Формула изобретения Частотно-Фазовый дискриминатор, содержащий последовательно соединенные блок фазового сравнения, первый: и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, и блок логической блокировки, выход которого является выходом частотно-фа. - зового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с вторым и третьим входами блока логической блокировки, при этом блок фазового сравнения содержит последовательно соединенные КБ-триггер и первый элемент И-НЕ, второй вход которого соединен с первым входом М-триггера и является вторым входом блока фазового сравнения, и второй элемент И-НЕ, а блок логической блсКировки содержит последовательно соединенные третий элемент И-Ш первый элемент И, причем первый и второй входы третьего элемента И-Ш, являются соответственно первым и вторым входами блока логической блокировки, а выход первого элемента И - его выходом, о т л и ч а ю щ и й с я тем, что, с целью повышения точности и надежности в работе за счет устранения сбоев при совпадении во времени входных импульсов, в него введен дешифратор, первый и второй входы которого соединены соответственно с первым и вторым выходами блока фазо вого сравнения, третий и четвертыйвходы дешифратора соединены соответственно с выходами первого и второгоблокирующих триггеров, информационные входы которых подсоединены соответственно к первому и второму выходам дешифратора а тактовые входы -к второму входу блока фазового сравнения, второй выход которого соединен с четвертым входом блока логической блокировки, при этом в блокфазового сравнения введены первый ивторой Э-триггеры, тактовые входыкоторых объединены между собой и являются первым входом блока фазовогосравнения, инверсный выход первогои прямой выход второго 0-триггеровявляются соответственно первым и вто рым выходами блока фазового сравнения, прямой выход первого и инверсный выход второго 0-триггеров соединены соответственно с первым и вторым входами второго элемента И-НЕ, 25 выход которого соединен с вторымвходом КЗ-триггера и информационнымивходами первогО и второго П-триггеров, а выход первого элемента И-НЕсоединен с Я-входом первого и К-вхо дом второго В-триггеров, в блок ло,гической блокировки введен элементИ 3 И-НЕ, первый и второй входы которого являются соответственно третьими четвертым входами блокалогическойблокировки, а выход элемента ИЛИ-НЕ 35соединен с вторым входом второго элемента И, причем дешифратор выполненв виде сумматора, первый, второй, третий и четвертый входы которого явля О ются соответственно одноименными входами дешифратора, и второго элементаИ, первый и второй входы которого соединены соответственно с первым и вторым выходами сумматора, при этом вы ход второго элемента И и выход переноса сумматора являются соответственнопервым и вторым выходами дешифратора.. Малец Ред; Заказ 2546 ВНИИП 1 Госуд и ГКНТ С онзводственно в издательск комбинат "Патент", г. Ужгород ул, Гагарина, 101 СУ)1(А) Тираж 653 Подписноественного комитета по .изобретениям и открытиям 113035, Москва, Ж, Раушская наб., д. 4/5