Декодер мажоритарного двоичного кода

(19) (И) 51)5 Н 03 М 13/00 ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМ ИПРИ ГКНТ СССР ОМИТЕТТНРЫТИЯМ АНИЕ БРЕТЕНИЯ иф К А ВТОРСКОМУ С 8 ИДЕТЕЛЬСТ(56) Авторское свидетельство СССРВ 866763, кл. Н 04 1, 1/08, 1979.Авторское свидетельство СССРпо заявке Ф 4176676/24,кл. Н 03 М 13/00, 987,Зарубежная радиоэлектроника, 985,1( 7, с.7, рис,3.Авторское свидетельство СССРМф 005059, кл. Н 04 1, 17/30, 1981,(54) ДЕКОДЕР МАЖОРИТАРНОГО ДВОИЧНОГО 57) Изобретение относится к вычислительной технике и технике связи. Егоиспользование в системах передачи цровой информации позволяет повыситьинформативность за счет снижения избыточности декодируемого кода, Декодер содержит кольцевой регистр 2, формирователь 3 проверок,. мажоритарныйэлемент 4, счетчик 9 импульсов, элемент 13 памяти, элементы И 14-16 иэлемент ИЛ)1 7. Благодаря введениюпреобразователя 1 последовательногокода в параллельньп, блока 5 синхронизации, элемента ИСК 1 ПОЧА 10 ЩЕЕ ИЛИ 6,элементов 7, 8 задержки, блока 1 Осравнения с порогом, буферного регисра 11 и триггера 12 в декодере обеспечивается декодирование кода (и, с+1)обладающего меньшей избыточностью,чем код (п 1 с) 3 илИзобретение относится к вычислительной технике и технике связи и может быть использовано в системах передачи цифровой информации.Цель изобретения - повышение ин 5 формативности за счет снижения избыточности декодируемого кода.На фиг.1 приведена функциональная схема декодера; на фиг,2 - блок синхронизации; на фиг.З - временные диаграммы работы.Декодер мажоритарного двоичного кода содержит преобразователь 1 последовательного кода в параллельный,15 кольцевой регистр 2, формирователь 3 проверок, мажоритарный элемент 4, блок 5 синхронизации, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6, первый 7 и второй 8 элементы задержки, счетчик 9 импульсов, 20 блок 10 сравнения с порогом, буферный регистр 11, триггер 12, элемент 13 памяти, первый 14, второй 15 и третий элементы И и элемент ИЛИ 17.Преобразовательпоследовательно го кода в параллельный представляет собой регистр сдвига.Формирователь 3 проверок служит для получения проверочных символов иэ принятогослова в соответствии с правилами кодирования принимаемого кода и является блоком иэ Йсумматоров по модулю два, где Й - число проверок кода (и, 1, 2+2), каждый из этих сумматоров имеет четное число35п входов 1дБлок 5 синхронизации может быть реализован (фиг,2) на резонансном усилителе 18, первом усилителе-ограничителе 19, фазовом детекторе 20, фильтре 21 нижних частот, перестраиваемом генераторе 22 частоты, втором усилителе-ограничителе 23, счетчике 24 импульсов, дешифраторе 25 н дифференцирующем элементе 26. На фиг.2 показаны первый 21 и второй 28 выходы блока 5. Элемент 13 памяти - 0- триггер.50На фиг,З обозначены следующие сиг" налы: ц - синхросигнална втором выходе 28 блока 5 синхронизации; О - тактовая последовательность Г на первом выходе 21 блока 5 синхронизации;- код на всех параллельных выходах55 кольцевого регистра 2;- код на выходах формирователя 3 проверок; тактовая последовательность Г на выходе первого элемента 7 задержки; е -сигнал на выходе первого элементаИ 14;- число тактовых импульсов,подсчитываемых счетчиком 9; - информация в буферном регистре 11; исигнал на первом и втором выходахблока 10 сравнения с порогом; к - информация в элементе 13 памяти; л -код на выходе элемента ИЛИ 11; Юсуммирование по модулю два; р -ошибочный символ.В декодере используется код (и,1+1, 2 С+1), который должен быть прозрачным (и - длина кода; 1 - числоинформационных символов; 2 с+ - число разделенных проверок).Декодер мажоритарного двоичного(и, 1+1, 2 Т+1) кода работает следующим образом,Временная диаграмма работы декодера рассмотрена на примере декодирования циклического кода Хемминга М(7,4).с+1Принимая со скоростью двоичпная информация поступает на вход преобразователяв последовательной форме информационными разрядами вперед. Под действием тактовой частоты Г, поступающей иэ блока 5 синхронизации, осуществляется продвижение кодового слова влево. После того, как все кодовое слово длиной в п символов запишется в преобразователь 1, из бло. ка 5 синхронизации приходит синхросигнал ф, соответствующей границе кодового слова. По этому сигналу осуществляется параллельная перезапись кодового слова из преобразователя 1 в кольцевой регистр 2. Для обеспечения надежной перезаписи кодового слова в регистр 2 блок 5 синхронизации обеспечивает задержку тактовой последовательности Г относительно синхросигнала ф на время, необходимое для надежной параллельной записи кодового слова в регистр 2. Далее в кольце - вом регистре 2 под действием тактирующей последовательности Г осуществляется циклический сдвиг принятого кодового слова. При этом на параллельных выходах регистра 2 последовательно появляются циклические сдвиги принятого кодового слова, и- разрядов регистра 2 подключены к формирователю 3, обеспечивающему формирование нетривиальных проверок, Один раз15664 ряд, участвующий в тривиальной проверке, имеет вид а (1)и исключается, т.к. не вносит допол 5нительной информации об ошибках в кодовом слове,Формирователь 3 проверок осуществляет суммирование по иод 2 некоторых иэ иразрядов регистра 2 для получения днетривиальных разделенных проверок (для случая, если входной М (и 1) код имеет систему разделенных проверок). Для кода М(7,3), являющегося дуальным к принимаемому коду М(7,4), система разделенных проверок имеет вид а 4 =а, +а 4 5 а 0=ай+а(2) На фиг.З представлены в цифровой форме йвыходов формирователя 3 25 проверок, сформированные в соответствии в системой (2). Мажоритарный элемент 4 на овходов формирует на своем выходе сигнал в том случае,430если не меньше чем - иэ Йпрове 2 рок оказываются выполненными. В предлагаемом декодере достаточно выполнение 2 из 3 проверок, На выходе мах х35 жоритарного элемента 4 появляется переданное кодовое слово, если число ошибок в принятом кодовом слове(4) 40 2 где х 1 - взятие целой части в сторону уменьшения числа.На фиг.З в пятом цикле показано исправление одиночной ошибки. Так как 45 алфавит М(п,1+1) кода содержит алфавит М(п 1) кода и инверсный ему алфавит, то в случае приема кодового слова, принадлежащего инверсии алфавита М(п 1) кода, на выходе мажоритарного элемента 4 формируется кодовое слово, инверсное переданному (фиг.З, второй цикл для случая отсутствия ошибок и третий цикл для случая одиночн й ошибки).ринятое кодовое слово с выхода регистра 2 и исправленное кодовое слово с выхода мажоритарного элемента 4 поступают на два входа элемента ИСКЛО вах.Двоичное число иэ счетчика 9 в параллельной форме поступает в блок 10 сравнения с порогом. В случае использования кода только для исправления ошибок в блоке О сравнения с порогом устанавливаются два порога и, = ив где С - исправляющая способность кода.В случае, если число в счетчике 9 удовлетворяет выражению(7) и1,7,синхросигнал ф проходит с входа С блока 1 О на его первый выход и устанавливает триггер 2 в "1".В случае, если число в счетчике 9 удовлетворяет выражению О ИС 9 г (8) синхросигнал проходит с входа С блока 10 на его второй выход и уотанавливает триггер 12 в "О",Для кода М(7,4) и, - "О+1 1. (9) и = 7- = 6; Одновременно с работой счетчика 9 осуществляется запись исправленного кодового слова в буферный регистр и продвижение по нему кодового слова путем тактирования регистра 11 тактовой последовательностью Г . После и-го тактового импульса от начала кодового слова первый информационный разряд кодового словаоказывает 88 6ЧАЯЕЕ ИЛИ 6 (сумматора по вод 2).нНа е г о выходе уровень логич е с кои 1 появляется только в случае не с овпадени я сигналов на ег о входахЕдиничный уровень с выхода элемента 6 р а зрешает прохождение через элемент И 1 4тактирующей последовательности Г задержанной элементом 7 задержки относительно последовательности Г на время , р+ ,33 Э 4(5) где- время задержки формироватеЭ 3ля 3 проверок;, - время задержки мажоритарнофго элемента 4 на счетныйвход счетчика 9.Таким образом, двоичное число, записанное в счетчике 9 за время декодирования одного кодового слова, рав" но числу несовпавших символов в принятом и декодированном кодовых сло1566488 ся записанным в последнем (самом правом) разряде регистра 11.Далее синхросигнал ф, проходя через блок 10 сравнения с порогом, устанавливает триггер 12 в зависимости от выполнения условий (7) или (8) в "1" или "0" соответственно. За синхросигналом ф ближайший к нему тактовый импульс последовательности Г переписывает состояние последней ячейки регистра 11 в элемент 13 памяти. В зависимости от того, на какой из элементов И 15 или 16 подан единичный потенциал с выходов триггера 12, пря мой или инверсный сигналы с выходов элемента 13 памяти проходят на выход устройства через элементы И 15 или 16 и ИЛИ 17.Таким образом, если переданное ко довое слово принадлежит инверсному алфавиту М(п,1) кода, на выходе мажоритарного элемента 4 оно появляется/ исправленным, но в инверсном виде. При этом в случае выполнения условия 25 (7) триггер 12 разрушает прохождение на выход устройства исправленного кодового слова с инверсного выхода элемента 13, что соответствует переданному слову. 30В случаях невыполнения условий (7) и (8) декодер ошибается ( фиг.З, четвертый цикл возникновения двух- кратной ошибки, превышающей исправлянзцую способность кода М(7,4).35Предлагаемый декодер по сравнению с известным обеспечивает уменьшение на единицу избыточности декодируемой информации и соответствующее повышение удельной скорости принимаемой ин формации. Полученный относительный выигрыш по избыточности и скорости определяется выражениями элемента И и тактовому входу буферно"45 го регистра, выход мажоритарного эле 1(3 ы1 с 50 формула и э обретения Декодер мажоритарного двоичного кода, содержащий кольцевой регистр, параллельные выходы которого соединены с входами формирователя проверок, выходы которого подключены к входам мажоритарного элемента, счетчик импульсов, элемент памяти,элементы И и элемент ИЛИ, о т л и -ч а ю щ и й с я тем, что, с цельюповьппения информативности за счетснижения избыточности декодируемогокода, в декодер введены буферный регистр, триггер, элемент ИСКЛЮЧАЮЩЕЕИЛИ, элементы задержки, блок сравнения с порогом, блок синхронизациии преобразователь последовательногокода в параллельный, информационный вход которого объединен с входом блока синхронизации и является входомдекодера, первый выход блока синхронизации подключен к входу первогоэлемента задержки и тактовым входамэлемента памяти, кольцевого регистра и преобразователя последовательногокода в параллельный, выходом которого соединены с установочными входамикольцевого регистра, последовательный выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,выход которого соединен с первым входом первого элемента И, выход которого подключен к счетному входу счетчика импульсов, второй выход блока синхронизации соединен с входом раэрешения записи кольцевого регистра, так-товым входом блока сравнения с порогом и входом второго элемента задержки, выход которого подключен к входуобнуления счетчика импульсов, выходыкоторого соединены с информационными входами блока сравнения с порогом,первый и второй выходы которого подключены соответственно к установочному входу и входу обнуления триггера,прямой и инверсный выходы которогосоединены с первыми входами соответственно второго и третьего элементов И, выход первого элемента задержкиподключен к второму входу первого мента соединен с вторым входом эле-, мента ИСКЛЮЧАЮЩЕЕ ИЛИ и информационным входом буферного регистра, выход которого подключен к информационному входу элемента памяти, инверсный и прямой выходы которого соединены с вторыми входами соответственно второго и третьего элементов И, выходы которых подключен к входам элемента ИЛИ, выход которого является выходомдекодера.(.О Заа 1 а 111 ООО 11 Оа 1 а ИЯ а 1 СД 231 ЧЬ Составительд М.Дидык винскаяКор Г 1.Еучеря ктор И,Булл Закаэ 1229 Тирах 661 Полннсцое 15 НЖ 1 ПИ Гогдарственного комитета по изобретения. н ткрытня", нрн ГКНТ СССР 113035, Г 1 сква, Ж, Раушскся наб Нроцэводственно-издательский комбинат атент , г, У,г р , ".;.арина, 101 о о г 1 0 0 О 00 0 1 ( 0011 О0 1 О 1 1011 01 г 110 10 у 011 110 100 оа о о г О 1 О ао о1 а Ю о 1 У